基于IP核FIR滤波器的设计与FPGA实现

介绍了一种基于Altera公司IP核进行FIR数字滤波器的参数设计及在FPGA中的快速实现方法。为了达到FIR滤波器的性能要求,介绍了Matlab和IP核中信道冲激响应的阶数和时域系数的设计方法。编程实现了时域卷积运算,并给出了冲激响应和输入数据比特量化的方法和结果。为验证FIR滤波器设计的正确性,分别给出了Matlab和Model Sim中FIR低通滤波器的仿真输入波形和滤波输出波形。仿真结果表明,设计的滤波器通带信号完整,阻带滤波性能良好,该方法具有较好地适用性。     

一种基于时域滤波的BOC无模糊捕获算法设计

针对二进制偏移载波(BOC)信号进行相关运算时存在多峰的特殊性,设计了一种基于时域滤波的BOC无模糊捕获算法。通过频域分析得到时域滤波器的频率响应,再反推出时域滤波器的系数,构建有限脉冲响应(FIR)滤波器。对不同算法进行仿真,结果证明该时域滤波器能很好地消除BOC信号自相关副峰。降低滤波器阶数,并设计可实现的基于时域滤波和多段匹配滤波器(MMF)－傅里叶变化(FFT)的BOC无模糊捕获算法,仿真分析表明该算法能很好地消除副峰,正确捕获信号。     

基于FPGA的高速高阶FIR滤波器的频域改进方法

为了提高现场可编程门阵列(FPGA)设计的超高阶有限单位冲击响应(FIR)滤波器对数据进行实时处理,提出了一种改进的频域设计FIR滤波器方法。针对频域处理卷积运算时,由于补零耗时造成数据无法实时处理这一问题进行了改进。首先将长序列分成固定长度的子序列,将原来利用一个(快速傅里叶变换)FFT IP处理子序列的常规方案改为利用两个FFT IP进行运算,通过控制子序列输入两个FFT IP的时间差,便可以利用重叠相加法的原理,将子序列卷积之后的结果直接相加,便可得到卷积结果,从而达到信号实时处理的目的。实例仿真计算表明,提供的频域实现方法不仅能降低FPGA资源消耗,还能够消除现有技术中的补零延迟现象,提高了处理速度。     

FIR数字滤波器在DSP上的实现

在TMS320C54x系统开发环境CCS(Code Composer Studio)下对FIR滤波器的DSP实现原理进行了讨论。利用Matlab中的FIR数字滤波器的函数设计相应的滤波器,对得到的滤波器系数采用Q15格式表示,并用C语言产生模拟输入信号。将获取的系数和输入信号通过相应的指令调到DSP芯片的数据存储器中,运用MAC指令、循环缓冲寄存器、块循环寄存器实现已知混合信号的滤波。通过实验仿真,从输入信号和输出信号的时域和频域曲线可看出在DSP上实现的FIR滤波器能完成预定的滤波任务。     

基于FPGA的LFM信号匹配滤波的时域实现

为解决频域法实现信号匹配滤波时硬件开销较大的问题,采用时域法实现线性调频（LFM）信号的匹配滤波。设计了一款针对LFM信号的8阶分布式结构的时域匹配滤波器;利用FPGA的ROM宏模块构建查找表,实现分布式滤波算法;基于FPGA器件完成了滤波器的设计与集成。仿真结果显示,滤波器占用170个逻辑单元、109个寄存器、3K字节存储器,逻辑资源开销较小。与传统FIR结构的乘累加算法相比,分布式滤波算法运算速度更快。     

一种基于FPGA的高速FIR滤波器的设计

为了实现对高速输入数据的滤波,根据FIR（有限冲激响应）数字滤波器并行设计思想,在脉动阵列FIR数字滤波器的基础上,经过认真设计,提出了一种基于FPGA（现场可编程门阵列）的高速FIR数字滤波器的设计方法。以一个16阶FIR数字滤波器的设计为例,在FPGA上用VHDL语言实现了这种设计方法。在Modelsim下仿真表明这一方法是可行的,可支持高达1GSPS（10亿次采样每秒）的输入数据．     

高速差分FIR滤波器的设计与实现

设计了一种对高速差分信号进行FIR滤波的滤波器结构。该结构采用FPGA内部RAM构成的异步FIFO乒乓接收高速输入数据，并以分频速率输出进行实时处理。FIR滤波器用VHDL语言和原理图相结合描述，并综合到Altera公司的Stratix系列芯片。综合结果表明．该设计能够接收高速差分信号，并能稳定工作在输入时钟的分频频率下。     

基于频域滤波数字均衡器的设计

为了解决多频段数字均衡滤波器处理过程中数据计算量的问题,通过对数字均衡器设计的分析,将数字音频信号进行频域滤波处理,最终设计出一种高效的数字均衡滤波器。通过将数字信号在频域中进行傅里叶变换,提出了一种基于快速傅里叶变换原理的算法,该算法中码位倒置和蝶形运算方法的处理与通常的快速傅里叶变换相比,更有效地减少了数据的运算量,减少了数据处理的时间。结果表明,使用该种算法设计的数字均衡滤波器与传统的时域滤波方法相比,具有很好的实时处理效果。     

系数预处理在FIR数字滤波器设计中的应用

系数预处理属于算法强度缩减的范畴.本文主要介绍了系数预处理的思想,通过系数预处理减少FIR数字滤波器中乘法运算器的个数而适当地增加加法运算器的个数,从而对FIR数字滤波器的结构进行改进,同时给出了较为完整的改进算法的ASIC实现,对于输入的信号其长度为可变的情况也给出了通过分段卷积的方法来实现的思想,并且给出了具体的实例.通过合理的设计,大大减少了FIR数字滤波器芯片的面积,提高芯片的信号处理速度.     

基于FPGA的超声波无损检测信号处理研究

针对超声波无损检测中检测信号存在噪声干扰这一问题,采用了将乘加运算转化为查找表的并行分布式算法,在FPGA上实现了一个16阶FIR低通滤波器.通过QuartusⅡ进行硬件仿真,仿真结果表明设计的FIR滤波器滤波效果良好,且运行速度较快.     

基于分布式算法FIR滤波器的设计与实现

提出了一种基于现场可编程逻辑器件(FPGA)的有限冲击响应(Finite Impusle Response, FIB)滤波器的设计新方法,该方法利用分布式算法来并行实现FIR数字滤波器硬件电路,并用VHDL编程。仿真实验结果表明,该方法能使设计简单、灵活,同时利用加法器代替乘法器不仅节约了硬件资源,而且提高了数字信号处理的速度。     

基于AltiVec的高效FIR滤波器优化设计

随着需求的发展,信号处理系统对实时性的要求越来越高,这就要求对涉及到的信号处理算法的运算时间有了严格的限制。本文介绍了一种在PowerPC平台上,基于AltiVec技术的FIR滤波器设计方法。仿真实验表明,此种FIR滤波器的实现方法运算速度快,实时性好,性能优于在传统DSP平台上的FIR滤波器设计方法。     

基于FPGA的FIR数字滤波器的优化设计

提出采用正则有符号数字量（CSD）编码技术实现FIR滤波器。首先分析了FIR数字滤波器理论及常用设计方法的不足,然后介绍了二进制数的CSD编码技术及其特点,给出了其于CSD编码的定点常系数FIR滤波器设计过程,使用VHDI,语言实现了该常系数滤波器的行为描述。最后在Max＋PlusⅡ环境下进行实验仿真和验证,与DA和2C编码算法比较结果表明,用CSD编码技术实现的滤波器可以有效提高运算速度并降低FPGA芯片的面积占用。     

基于循环缓冲区FIR滤波器的设计

数字滤波技术主要包括滤波器设计及滤波过程的实现两方面内容。文中阐述了FIR滤波器基本结构,结合实例用Matlab来确定FIR滤波器系数,分析了循环缓冲区算法原理。在该算法的基础上,结合设计的滤波器实现对输入混合信号的FIR数字滤波,最后给出了滤波前后输入输出信号波形仿真。     

基于DSP Builder的FIR滤波器的设计与实现

现场可编程门阵列(FPGA)器件以其灵活的可配置特性,可以很好地解决并行性和速度问题而广泛应用于数字信号领域,但使用VHDL或VerilogHDL语言进行设计的难度较大.提出了一种采用DSP Builder实现有限冲激响应滤波器的设计方案,并以一个16阶低通FIR数字滤波器的实现为例,设计并完成软硬件仿真与验证.结果表明,该方法简单易行,能满足设计要求.     

基于脉动阵列的FIR滤波器设计

为了提高FIR滤波器的运算速度,把脉动阵列的处理器结构和FIR滤波器相结合,设计了高效的FIR滤波器。该结构具有模块化、规则性和高度流水的特点。在FPGA上验证,实验结果表明,该设计达到了较高的运算速度,可以满足数字信号处理中高效、实时的要求。而且该结构易于扩展,可实现任意阶的FIR滤波器。     

基于DSP的FIR滤波器的C语言算法实现

有限冲激响应(FIR)滤波器是数字信号处理系统中最基本的元件,具有严格的线性相频特性,同时其单位抽样响应是有限长的,系统稳定。阐述了FIR的基本原理,并进行了MATLAB仿真。基于TI公司的TMS320VC5402 DSP硬件平台,设计了FIR低通滤波器。采用C语言算法,利用集成开发环境代码调式器(Code Composer Studio,CCS)分别观察了输入和输出波形,验证了此算法的准确性和高效性,对信号处理及信号传输有重要的研究意义。     

基于MATLAB及FPGA的高速FIR滤波器的设计

FIR滤波器是一种被广泛应用的基本的数字信号处理部件。现提出采用MATLAB的窗函数方法设计并在附上实现高速FIR滤波器的一种新的方案。这种结构采用流水线技术，通过对高速乘法器的合理分割并组合Wallace加法树阵列构成，可以方便地调整滤波器的阶数和系数，适合不同场合的应用。通过编程调试结果表明，该设计是可靠的，可作为高速数字滤波器设计的较好方案。     

Optimal bit-level arithmetic optimisation for high-speed circuits

In terms of speed, the Wallace-tree compressor (i.e. bit-level carry-save addition array) is widely recognised as one of the most effective schemes for implementing arithmetic computations in VLSI design. However, the scheme has been applied only in a rather restrictive way, i.e. for implementing fast multipliers and for generating fixed structures without considering the characteristic of the input signals. The authors address the problem of optimising arithmetic circuits to overcome those limitations. A polynomial time algorithm is presented which generates a delay-optimal carry-save addition structure of an arithmetic circuit with uneven signal arrival profiles. This algorithm has been applied to the optimisation of high-speed digital filters and 5-30% savings have been achieved in the overall filter implementation in comparison to the standard carry-save implementation