一种基于伪C-2C混合结构DAC的低功耗SAR型ADC

针对传统SAR ADC电容面积大、功耗高的问题,提出一种基于伪C-2C混合结构DAC的10位低功耗SAR ADC。设计基于SMIC 0.18μm CMOS工艺,采用伪C-2C与权重电容混合结构来降低整个DAC所需的单位电容数和ADC的功耗;使用一种新型的单边开关切换策略来降低DAC的非线性,进一步降低功耗。以栅压自举开关作为采样开关来提高电路线性度;通过无预放大动态比较器保持ADC的静态功耗为零,并对传统的动态比较器进行优化,使其在无预放大的情况下具有较小的输入噪声。采用异步时序逻辑使ADC在低功耗的同时保持较高的转换速率。电路在Cadence平台进行仿真验证,仿真结果表明,DAC电容阵列线性度及比较器精度符合ADC应用需求,整体电路实现逐次逼近功能,在7.7MS/s的采样速率下,平均功耗仅为96μW。     

应用于14位流水线ADC的高精度比较器电路设计

为了实现高性能的流水线ADC,设计了一种应用于流水线14位ADC的高精度CMOS比较器,采用全差分结构的前置放大电路、两级动态latch锁存电路和输出缓冲电路,具有高精度和低功耗的特点。前置差分预放大电路放大输入差分信号,提高了比较器的精度,其本身的隔离作用使比较器具有较小的回踢噪声和输入失调电压;两级正反馈latch结构有效提高了比较器的速度;反相器级联的输出缓冲级电路调整输出波形,增加驱动能力。采用TSMC 0.18μm CMOS工艺,工作于1.8 V电源电压、100 MHz频率,仿真结果显示,该比较器最小分辨电压是3.99 m V,精度达到9位,失调电压为16.235 m V,传输延时为0.73ns,静态功耗为2.216 m W,已成功应用于14位的流水线ADC。     

高精度SC PIPELINED ADC预放大锁存比较器的分析与设计

提出了一种应用于开关电容流水线模数转换器的CMOS预放大锁存比较器。比较器采用了交叉耦合负载、PMOS/NMOS比例优化和电容中和技术。该结构大幅提高了比较器的速度并有效抑制了回馈噪声,减小了失调电压,可以作为Flash ADC应用于高精度开关电容流水线ADC。     

一种低功耗高精度CMOS动态比较器设计与实现

设计了一种全差分动态比较器。比较器是前置放大器与动态锁存器组成的开关电容电路。在四相互不交叠时钟控制下,前置放大器完成对输入信号采样、放大,高增益提高了比较器的精度,采用正反馈结构提高了比较器的速度。文中分析了引起失调的原因,结合版图给出了减小失调的方法。分析和模拟结果表明比较器输入动态范围为2V,失调电压降低到3．5mV,达到了8bit精度要求,同时实现了0．48mW的功耗。     

低失调低踢回噪声双尾动态比较器设计

对传统双尾动态比较器的预放大器的增益进行了近似分析,提出了具有高预放大器增益和低输入参考失调电压的新型比较器。所提出的比较器对踢回噪声具有低灵敏度,因为在预放大器的输入和输出之间存在一个高阻抗路径,在TSMC 0. 18μm工艺和1. 8 V的电源电压下,对比了不同的比较器并进行了仿真验证。仿真结果表明:踢回噪声为3 mV,且所提出的比较器具有低功耗和低输入参考失调电压的优势,所提出的比较器适用于低踢回噪声、低失调的应用领域。     

一种10 bit 1 MS/s SAR ADC的设计实现

基于0.13μm CMOS工艺,设计了一种采样率达到1 MS/s的10位逐次逼近模数转换器,其中逐次逼近数字控制逻辑采用全定制的方法,减小了数字单元的面积和功耗;比较器中的预放大器分别采用了二极管连接和开关管复位的方式将各级运放的输出短接,加快比较速度,最后一级锁存器采用改进的两级动态锁存器,进一步提升比较速度的同时降低了失调误差。实验结果表明,1.2 V电源电压下,所设计的ADC采样率达到1 MS/s,输入信号频率为12.5 kHz时,测得的输出信号信噪比为54.47 dB,SFDR为45.18 dB。     

一种宽输入范围8 bit循环TDC

设计了一种适用于时域ADC的基于电容-比较器型TDA的循环TDC。循环TDC重复使用单增益级可降低量化时间差量器件的匹配需求,可克服传统延时线TDC中大量延时线变换引起的时间不确定性。同时,循环结构只占用较小的芯片面积而更加适用于片上系统。循环TDC采用不加校准的电容-比较器型TDA来增加线性输入范围,TDA以小于2%的增益误差来放大时间差量。通过0.18μm标准CMOS工艺完成了电路设计和仿真,在1.3 MS/s的采样速率下,TDC获得了±20 ns输入范围和8 bit的分辨率,INL和DNL分别是-1.671/+1.59 LSB和-0.5/+0.604 LSB。     

SAR ADC的系统级建模与仿真

为了实现逐次逼近型模数转换器(Successive Approximation Analog-to-Digital Converter,SAR ADC),在MATLAB平台上使用Simulink工具,建立SAR ADC的理想模型,主要包括数模转换器(DAC)、比较器、译码器和寄存器模块。理论分析时钟抖动、开关非线性、比较器失调、电容失配等非理想因素对系统性能的影响,在理想模型基础上添加非理想因素,进行MATLAB仿真,通过分析输出信号频谱的变化,总结降低非理想因素对系统性能影响的方法,对实际电路设计具有指导意义。     

一种嵌入式高性能比较器

针对一款嵌入式10位逐次逼近型A/D转换器,我们设计出一种低功耗高精度的比较器.该比较器采用多级结构,其中前三级是带有正反馈的差分放大器,而后三级则是简单的反相器.此外,我们在电路中引入输入失调校准和输出失调校准的混合技术,以及实现自清零的电路技术.该比较器还采用SMIC 0.25μm CMOS工艺模型,在2.5V电源电压下,我们使用HSPICE仿真的结果表明:其比较精度可达到0.2 mV、速度为20MHz,而功耗仅为8μW.     

C-R型多通道10 bit SAR-ADC设计

采用0.13μm工艺,设计并实现了一款单端CR型分级的10 bit SAR-ADC。在设计中,CR型分级的采用显著降低了芯片面积,高5位的温度计码控制有效消除时钟溃通等误差,自举开关的设计提高了采样精度,前置放大器的高精度静态比较器有效降低失调、提升了转换精度。设计的ADC内核尺寸为580μm×290μm,后仿真结果显示,在采样率1 MS/s下,输入正弦信号200 kHz时,ENOB可达9.5位,EO=1 LSB。