吉比特里所码和卷积码级联译码器设计

针对60-GHz无线个域网,提出了一种吉比特里所码和卷积码级联译码器架构。在推荐级联架构中,里所码和卷积码分别作为外码和内码,通过交织器级联。采用基于Viterbi算法的8路并行卷积译码结构和基于RiBM算法的里所码译码结构,实现了超高速级联译码器。在TSMC 0.13μm CMOS工艺下,该译码器以0.135 nJ/bit和5.19 mm2的能耗资源开销实现了高达2 Gb/s的吞吐率。     

面向60 GHz系统的多码率LDPC分层译码器的设计

针对60 GHz通信系统中的IEEE 802.11ad标准,提出了一种双层同步迭代式多码率LDPC分层译码器的结构。利用码率越低LDPC校验矩阵越为稀疏的特点,将所有码率下的校验矩阵压缩到单一检验矩阵,以便支持LDPC多码率译码。同时,使用分层译码算法,有效减少迭代次数。基于推荐结构,在Vertex-6 FPGA上实现了支持IEEE 802.11ad标准的4种码率的LDPC译码器,LUTs资源使用量为34%,最高净吞吐率达到3.507 Gb/s。比较结果表明,推荐结构有着低复杂度、高吞吐率的特点。     

低功耗软判决维特比译码器的设计

维特比译码器是广泛使用的极大似然解码方法。该文提出了有别于IEEE 802.11a标准的解码方法，将软判决译码使用在该标准卷积码的解码机制上，利用算术部件的重组和混合向后追溯式以及时钟关断技术，在保证性能和低复杂度前提下减少存储器读写操作以降低功耗，利用SMIC 0.18μm CMOS工艺设计实现该译码器，在ALTERA FPGA上实现原型验证，性能满足IEEE802.11a标准要求。     

无线通信中的低功耗维特比译码器设计

针对无线通信中低功耗维特比译码器设计结构复杂的问题,提出一种四级流水串并结合的(2,1,9)低功耗维特比译码器。该译码器采用改进的加-比-选(ACS)单元,以降低硬件复杂度,在提高时钟运行速率的基础上减少运行功耗。幸存路径存储单元采用改进的路径相消方法,减少译码器的输出延迟,提高译码效率。性能分析结果表明,基于TSMC 0.18μm CMOS逻辑工艺,在1.62V,125℃操作环境下,该译码器数据最大速度为50MHz,自动布局布线后的译码器芯片面积约为0.212mm2,功耗约为23.9mW。     

高速低功耗维特比译码器的设计与实现

提出了一种基于改进T 算法和回溯法的高速低功耗维特比 (Viterbi)译码器 该译码器采用了并行和流水结构以提高速度 ,减少了加 比 选模块中不必要的操作 ,并在回溯过程中采用了幸存路径复用的方法 ,为利用时钟关断技术降低系统功耗提供了可能 利用 0 2 5 μmCMOS工艺 ,成功地设计并实现了 (2 ,1,7)Viterbi译码器 ,其电路规模约为 5万等效门 ,芯片内核面积为 2 18mm2 ,译码速度可达 10 0MHz,而译码延迟仅为 32个时钟周期 ,可用于高速数字通信系统如DTV或HDTV等场合中     

应用于无线局域网的高速维特比译码器电路

介绍了一种应用于无线局域网的Viterbi译码器,在802.11aWLAN系统的多传输速率下工作,且可以在不同的编码率下工作.在电路的设计中采用了全并行加比选单元和幸存路径存储单元,应用了一种路径长度归一的方法,在不影响性能的前提下,使实现简单并且大大减低了运算量,并达到了高速、实现简单的标准.     

面向高线性场景的平衡式射频功放设计

在粒子加速器系统、大功率雷达的驱动级、高灵敏的射频传感系统等高线性领域,广泛采用甲类放大器.采用管芯结构为LDMOS的PTVA102001EA作为功率管,对输出匹配进行谐波控制,再对包含高频器件模型在内的电路版图进行Momentum电磁场联合仿真,完成一个具有谐波抑制功能的高线性平衡式功率放大器.其中心频率为1.1 G...     

基于非对称耦合阶跃阻抗谐振器的高阶窄带超导平衡式滤波器设计

本文研究了 一款基于非对称耦合阶跃阻抗谐振器SIR(stepped-impedance resonator)设计的6阶窄带超导平衡式带通滤波器,该滤波器具有高的频率选择性以及宽阻带特性.本文首先研究了3种具有不同耦合特性的SIR耦合对,分析了其差模DM(differential mode)相位移、耦合系数,以及共模CM...     

可编程Viterbi译码器设计与实现

卷积编码作为一种优秀的信道编码方式,已被广泛应用在卫星通信和无线通信系统中。在它所对应的译码方式中,Viterbi译码性能较优。Viterbi译码是一种最大似然译码算法,不仅译码速度快,而且其硬件实现简单。提出了一种专用指令集处理器架构,能够支持多种约束长度的Viterbi译码,为通信系统在信道编解码方面做出了有益的尝试。设计了专用的处理器架构,并对(2,1,7)格式的编码进行了ASIC实现,对两种设计的性能进行了对比,可编程Viterbi译码器的最大工作频率为123 MHz。     

结构优化的维特比译码器的实现方案

针对维特比译码器译码过程中速度制约的问题,设计了一种结构优化的维特比译码器。该结构通过蝶形单元的直通互连,使得在状态转移过程中不需要对路径度量值进行大范围存储,简化了路径度量值的存储与读取逻辑。并且可以根据不同的应用要求灵活配置蝶形处理单元的复用次数。最后,结合FPGA平台,利用Verilog硬件描述语言和Vivado软件对译码器进行设计与实现。综合实现结果表明,该译码器占用1 564个LUT单元,能够在100 MHz系统时钟下进行有效译码。     

TD-SCDMA中Viterbi译码器的硬件设计与实现

维特比译码器是人们广泛采用的卷积码的译码器,在IS-95,GSM,3GPP中都有广泛的应用,本文根据TD-SCDMA卷积码编码方案设计了一种采用软判决方式的维特比译码器,并在实际芯片中得到了应用.     

Low complexity radix-4 butterfly design for the soft-decision Viterbi decoder

This study presents a new radix-4 butterfly design for Viterbi decoders. The branch symmetry of the proposed radix-4 butterfly is exploited to design a low-complexity radix-4 butterfly module to simplify the implementation of the soft-decision Viterbi decoder. By exploiting the branch symmetry, only a half of branch metrics need to be computed, while other metrics can be derived from the computed branches. Therefore, the branch metric computation of the radix-4 butterfly can be reduced by a factor of 2. Considering the convolutional code in the DAB system as an example, experimental results indicate that the proposed radix-4 butterfly design can reduce the number of FPGA slices of the radix-4 butterfly module by 24% over the conventional design.     

A multistandard and resource-efficient Viterbi decoder for a multimode communication system

We present a novel standard convolutional symbols generator (SCSG) block for a multi-parameter reconfigurable Viterbi decoder to optimize resource consumption and adaption of multiple parameters. The SCSG block generates all the states and calculates all the possible standard convolutional symbols corresponding to the states using an iterative approach. The architecture of the Viterbi decoder based on the SCSG reduces resource consumption for recalculating the branch metrics and rearranging the correspondence between branch metrics and transition paths. The proposed architecture supports constraint lengths from 3 to 9, code rates of 1/2, 1/3, and 1/4, and fully optional polynomials. The proposed Viterbi decoder has been implemented on the Xilinx XC7VX485T device with a high throughput of about 200 Mbps and a low resource consumption of 162k logic gates.     

基于FPGA的指针反馈式低功耗Viterbi译码器设计

为了满足复杂的无线通信系统功耗以及性能要求,提出并设计了一种指针反馈式Viterbi译码器。该译码器使相邻时刻的各状态转移满足单向一对一指向关系,并根据传统译码器初始译码状态从状态0延伸的特点,通过每一时刻不断更新的状态指针指向当前时刻译码路径状态,同时输出译码结果。算法仿真以及FPGA和CMOS综合结果表明,该译码器功耗降低60%,译码延时小,并且在信噪比较高的情况下有很好的译码性能,特别适用于约束长度大、译码状态数多的情况。     

基于FPGA的高速并行Viterbi译码器的设计与实现

针对319卷积编码,提出一种Viterbi译码器的FPGA实现方案。该方案兼顾了资源消耗和译码效率,通过有效的时钟和存储介质复用,实现了高速并行的译码功能,并利用Verilog语言在Xil-inx ISE 6.2中进行了建模仿真和综合实现。     

高数据吞吐率Reed-Solomon解码器

提出了一种新型的高数据吞吐率RS解码器,它采用无除法Berlekamp Massey,Chien和Forney等算法实现。该解码器采用一种新型的结构化复接流水线结构,具有很高的效率和突出的吞吐能力。根据设计实现的解码器性能,该解码器相比现有的解码器具有显著的吞吐率增益。