IP核评测流程的研究

对于系统芯片设计，IP的质量是至关重要的。要对口进行质量评估，首先要有一套相应的评测标准、评估方法学和评测流程。因此提出了一种基于第三方评测机构的IP核评测流程．从口核工业界标准，口核静态性能方面研究了口性能测试技术、相关算法和工具。     

用于SoC集成的IP核质量评测方法研究

采用IP核进行SoC设计是集成电路的发展趋势。然而,IP核的质量参差不齐,如何选用高质量IP核成为困扰SoC用户的难题。针对IP核可重用的特点及其在SoC集成应用中的难点,提出了一种主客观相结合的IP核质量评测方法。重点描述了主观质量评测方法的实现和客观质量评测方法的策略,实现了主观质量评测平台,并完成一款数模转换IP核的质量评测。     

第三方集成电路IP质量评测过程与案例分析

本文提出了一种基于第三方的集成电路IP质量评测过程,基于第三方过程的IP评测案例分析表明,该过程能够有效地提高集成电路IP项目的可交付项质量。同时本论文使用该评测过程的应用案例,对进一步的集成电路IP质量发展提出了若干建议。     

基于功能分类的第三方IP质量评测

分析目前几大IP质量评测标准特点,指出当前用于转让和交互的IP评测标准,着重于共同特征,缺乏个性特征,特别是针对功能特征的描述。基于功能分类,提出面向IP设计流程和IP功能目录的第三方质量评测方法。将IP功能特征引入质量空间,新的IP质量评测标准更客观、可行。作为方法示例,介绍运算处理类软IP核的质量评测过程。     

基于FPGA和Matlab的IP核设计方法

为了简化IP核的设计过程,本文介绍了一种基于FPGA的中值滤波算法的IP核实现方法.针对FPGA 的特点对实现方法进行了研究,从而简化了复杂算法的IP核设计问题.实验结果表明,该IP核设计方法具有设计周期短,可靠性高等特点.     

基于FPGA的IP核水印保护方法

随着FPGA在容量、功能和灵活性等方面的不断提高,越来越多IP核以其为基础进行设计,然而基于FPGA的IP核易被第三方窃取并进行非法扩散。通过将用户身份信息作为水印嵌入FPGA,以达到保护IP核安全,防止非法扩散的目的。     

高端IP—PBX评测花落谁家

高端IP—PBX定义为超过1000户的系统。有5家厂商参加了测试：     

IP核及其复用

阐述了IP核及IP复用的基本概念,介绍了IP核的种类和各自的特点。     

适用于可编程IP核的布图方法

提出了一套适用于可编程IP核的布图系统PRPIC(Placement and Routing System for Programmable IP Core)。该系统对可编程IP核的结构进行抽象建模,并根据该模型生成用于布图的实际电路的有向资源图,从而可以灵活地支持规模和结构不同的可编程IP核。根据可编程IP核结构和应用等方面的特殊性,对布图算法进行了优化。     

基于路径延时匹配的硬件IP核知识产权保护方法

随着集成电路产业的迅速发展,集成电路设计的安全性越来越受重视,电路设计盗用等知识产权(IP)侵权行为严重损害了设计者和消费者的权益,阻碍了集成电路产业的发展。本文提出了一种有效保护IP核的方法,通过设计一个保护电路,控制功能电路运行结果的输出,在消费者未取得合法授权时,功能电路无法正常工作,从而达到了保护电路的目的。本文将该保护方法运用在实际的电路上,进行仿真并验证了该方法的有效性。     

基于VerilogHDL的IP核参数化设计

指出了IP核参数化设计的重要性,分析了IP核的参数类型及相互关系.在分析基于VerilogHDL的IP核参数化设计方法及所面临困难的基础上,提出了一种附加的编译预处理方法并设计了相应的工具软件ECP.IP核由VerilogHDL和ECP扩展的语句混合编程,经ECP处理后生成VerilogHDL源文件.应用该方法后,提高了Ver-ilogHDL在描述功能、性能、结构及优化策略等参数化的复杂模型时所需要的灵活性,增强了VerilogHDL的建模能力.作为一个IP核参数化设计的实例,介绍了C*Core系统中断控制IP的参数化设计过程,给出了FPGA验证的结果.     

基于FPGA IP核的FFT实现

对于FFT而言,很多领域都提出了其高速实时运算的要求.利用FFT IP核实现FFT算法,并在Cyclone Ⅱ系列的EP2C70F896C8器件上设计出处理速度为69.58 MHz的24位512点复数FFT处理器需29.3 μs,该方法具有效率高、速度快、周期短、灵活性强等特点.仿真结果表明此方法具有良好性能.     

基于IP核的Viterbi译码器实现

Viterbi译码器在通信系统中应用非常普遍,针对采用DSP只能进行相对较低速率的Viterbi译码的问题,人们开始采用FPGA实现高速率Viterbi译码。本文首先简单描述了Viterbi译码的基本过程,接着根据Viterbi译码器IP核的特点,分别详细介绍了并行结构、混合结构和基于混合结构的增信删余3种Viterbi译码器IP核的主要性能和使用方法,并通过应用实例给出了译码器IP核的性能仿真。     

基于AMBA总线的UART IP核开发及研究

设计了基于AMBA总线的UART IP核,给出IP核模块结构及作用,分析APB从模块接口时序以及与外部设备通信的过程,结合波形图阐述发射和接收的基本原理,利用Verilog硬件描述语言完成了RTL代码设计与验证,并给出了主要模块ModelSim仿真的波形图。     

基于FPGA实现的SCI接口电路IP核的设计

在某些特殊应用场合,如数据采集,现场可编程逻辑器件(FPGA)需要借助微处理器来完成与上位机的数据通信,设计基于FPGA实现的通信接口电路IP核将大大提高FPGA器件的应用灵活性。本文以SCI通信接口电路为例详细阐述了接口电路的结构、工作原理;提出了基于复杂时序电路状态机嵌套的设计思想。给出了SCI接口电路的Verilog HDL语言描述及Xilinx ISE 6．1i平台下的仿真结果     

一种基于PCI IP核的码流接收卡的设计

本文介绍了一种基于Altera公司的PCI接口IP核的DVB码流接收系统的硬件设计方案及设计要点的分析。该设计采用Altera公司的新一代FPGA芯片EP1C12和PCIIP核以及高速串行数据通信接收芯片,实现DVB-ASI信号的接收。     

基于VHDL的哈夫曼编码器的IP核设计

哈夫曼编码是JPEG编码的一个重要的组成，他广泛用于各种多媒体设备中．本文通过一个简单的哈夫曼编码器IP核的设计，研究和实现了基于FPGA的多媒体压缩技术。     

基于IP Core的Viterbi高速译码器测试

深入研究了基于Altera的Viterbi v4.3.0 IP核实现高速维特比译码器的测试方法,详细分析了译码器的Atlantic接口信号,给出了采用Paralle1结构Viterbi译码器的仿真结果.研究结果表明应用Viterbi v4.3.0能够设计出符合不同性能要求的高性能维特比译码器,采用面向数据包传输的Atlantic接口使Viterbi译码器具有很高的吞吐量.     

基于最优扫描结构的分形IP核设计

描述平板显示系统中最优扫描结构所对应的自相似分形拓扑结构图,提出分形扫描核心模块架构,分析n位分形扫描的递推结构,研究扫描过程中的子空间码与位码序列的关键特征,推导出序列生成的通用逻辑算法。在此基础上,设计了适合各种灰度等级的参数化的分形IP核并得到仿真结果,同时给出了分形IP核的系统应用,证明所设计的IP核可以有效提高灰度扫描的利用率和FPD画面质量。