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卷积码Viterbi译码器的硬件实现 总被引:3,自引:0,他引:3
第三代移动通信系统标准中普遍采用卷积码和Turbo码作为信道编码方案。本文首先阐述了维特比译码算法,然后论述了(2,1,3)卷积码编码电路和维特比译码的单片机实现方案。最后把维特比算法与交织方案相结合,统计结果表明纠错性能有较大改善。 相似文献
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第三代移动通信系统标准中普遍采用卷积码和Turbo码作为信道编码方案.本文首先阐述了维特比译码算法,然后论述了(2,1,3)卷积码编码电路和维特比译码的单片机实现方案.最后把维特比算法与交织方案相结合,统计结果表明纠错性能有较大改善. 相似文献
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介绍了目前在数字无线通信中常用的一种向前纠错编码卷积码编码和Viterbi解码的原理,并采用TOP-DOWN的设计思想,利用相关的EDA工具软件进行设计。并将卷积码编码器、Viterbi译码器设计下载到Altera公司的FPGA芯片上进行仿真,得到了预期的设计结果。 相似文献
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卷积码Viterbi译码器的FPGA设计与实现 总被引:1,自引:1,他引:0
主要介绍了卷积码中Viterbi译码器的FPGA实现方案。方案中设计了幸存路径交换寄存器模块,充分利用FPGA中丰富的触发器资源,减小了译码器状态控制的复杂度,提高了VB译码器的运行速度。 相似文献
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本文介绍了针对约束长度为9,码率为1/2卷积码的Viterbi译码器在FPGA中的一种实现方案,其中采用了串并结合的方法兼顾面积和速度,并用流水线结构来提高译码速度.测试结果表明,本设计消耗硬件资源极少,译码速度满足IS-95 CDMA、3GPP等无线通信的要求. 相似文献
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基于卷积码的编译码原理,使用VHDL语言和FPGA芯片设计并实现了(2,1,3)卷积码编译码器.其中译码器设计采用"截尾"的Viterbi译码算法,在支路量度计算、路径量度和译码路径的更新与存储以及判决与输出等环节的实现中采取了若干有效措施,节省了存储空间,提高了设计性能.最后通过仿真验证了设计的正确性与合理性. 相似文献
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介绍了基于超宽带(UWB)通信系统的(2,1,6)卷积码和Viterbi译码基本原理,设计了串行Viterbi译码器及各个子模块实现电路,采用Altera公司的Apex20ke系列FPGA来综合实现。完成了Viterbi译码器硬件设计。该设计使用串行结构,回溯算法,占用LEs仅2195个,与并行译码相比节省了约50%的硬件资源。 相似文献
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卷积码在通信系统中得到了极为广泛的应用.其中约束长度K=7,码率为1/2和1/3的Odenwalder卷积码已经成为商业卫星通信系统中的标准编码方法.提出了一种(2,1,7)卷积码Viterbi译码器的设计方案,该译码器采用全并行结构的加/比/选模块和回溯法以提高译码速度,重点介绍了幸存路径存储与交换单元的设计与实现. 相似文献
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给出的神经网络译码器是为长约束度(K≥11)卷积码译码而设计的。Viterbi译码和序列译码是两种最大似然译码方法,虽然这两种技术能有效地提高误比特率性能,但它们都丰在局限性。另外,只要在神经元和数字异或门单元之间建立局部连接,就能非常容易地直接超大规模集成电路(VLSI)实现硬件。 相似文献
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卷积码编码及其Viterbi译码的实现 总被引:1,自引:1,他引:1
对3G系统中定义的卷积码编码进行了分析,并以1/2卷积码为例重点讨论了编码和Viterbi译码算法的实现方案。为求系统在保持同等性能条件下可以高效率实现,对Viterbi译码实现中的留存路径更新、数据溢出处理和输出判决部分进行了优化,优化的结果使得系统的性能和效率都有提高。根据仿真结果对系统的性能进行了分析,其结果对系统的工程实现有着重要的参考价值。 相似文献
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使用一种新的Viterbi译码器设计方法来达到高速率、低功耗设计。在传统Viterbi译码器中,ACS(add-compare-select)单元是基于radix-2网格设计的,而这里将介绍一种新的ACS设计方法,即基于radix-4网格的ACS单元设计。每个这样的ACS单元将有4路输入,即在每个时钟周期能够处理两级传统的基于radix-2设计的两级网格。同时在这里的Viterbi译码器设计中采用了Top-To-Down设计思想,用Verilog语言来描述RTL电路层。并用QuartusII软件进行电路仿真和综合。用本算法在33.333MHz时钟下实观在Altera公司的APEX20KFPGA的64状态Viterbi译码器译码速率可达8Mbps以上,且仅占用很小的硬件资源。采用此方法设计的高速Viterbi解码器SoftIPCore可应用于需要高速,低功耗译码的多媒体移动通讯上。 相似文献