基于模型的无人机平台管理系统自动测试研究

为实现某无人机平台管理系统的功能逻辑测试,开发了一套通用化的测试设备和测试用例编辑工具;通过总结被控系统的静态及动态特征,用编辑工具生成的测试用例模拟了各系统,建立了系统模型;测试过程中,测试设备的激励信号按条件或时序自动发送,测试用例与平台管理系统完全自主交互,实现了平台管理系统功能逻辑的自动测试;该自动测试方法可以将现有的多个测试用例组合,方便地编辑复杂自动测试用例;通过复杂的测试用例实现了多通道并行自动测试、多被控系统的全任务流程自动测试;该自动测试方法减轻了测试人员负担,使得测试效率提高了4倍,节省了约80%的测试时间。     

PLA化逻辑设计方法的探讨

可编程序逻辑阵列(PLA),做为随机逻辑的通用逻辑元件,用在各种大规模集成化的逻辑装置和机器的控制逻辑电路上。尤其是,用户(逻辑设计者)可以在现場随意编程序的“现場可编程序逻辑阵列”(FPLA),除了过去已出售的品种外,还出现了內部有触发器的用来实现时序电路的FPLA,以及可以固定“或”阵列,只对“与”阵列进     

基于TCA785和FPGA的触发器设计

以晶闸管构成的全桥整流电路为对象,分析和建立了两种触发器以实现对晶闸管的触发控制。一种是以TCA785为核心芯片的模拟触发器,另一种是以可编程逻辑阵列(FPGA)为核心芯片的数字触发器。试验表明两种触发器都具有良好的性能,并且由模拟触发向数字触发的方向发展。     

多值DYL可编程逻辑阵列及其复杂性

本文提出一种采多元逻辑电路的多值可编程逻辑阵列。该阵列由输入译码器，二值“或非”“阵列，二值“或”列及输出译码器四部分组成，具有规则的形状和简单的结构，并且易于实现超大规模集成，此外还讨论了该阵列的逻辑设计和结构复杂性。     

自动测试系统中矩阵开关的设计与应用

开关系统是整个自动测试系统的中心,其灵活性、可靠性决定了测试系统的灵活性和可靠性。本文介绍了一种应用译码器配合开关阵列研制的高灵活性、可靠性的矩阵开关结构,采用FPGA作为实现控制逻辑的核心部件,有效地节约了测试成本并提高了测试效率。     

基于FC接口的Hyper-RAID设计与研究

超级磁盘阵列（Hyper-RAID）在其内部划分逻辑卷和逻辑单元,实现了层次化的多级复合阵列结构.它与服务器的连接采用光纤通道接口（FC）,利用FCP-SCSI协议,将阵列内部的每个逻辑单元映射为服务器端的一个物理磁盘设备,从而实现了多阵列功能.研究分析表明,这种多层次的多阵列结构和普通的单阵列相比具有更好的容错性能,而且还能对不不同重要等级的数据分类存储.     

高速可编程序逻辑阵列加法器

可编程序逻辑阵列PLA已成功地应用于控制逻辑以及像计数器、小型加法器等简单功能的设计。大型加法器通常用标准的PLA叠代地实现,每个周期完成几位相加。用过去的一套方法,在一个周期內一次通过PLA实现数据通路宽度大的加法器,一般需要很多的     

新型双路目标特性模拟信号源

随着科学技术的发展,一些装置由触发引信发展到非触发引信。在测试电磁非触发引信的过程中,需要一种模拟目标特性的信号源,过去用的硬件较繁杂、测试精度低。本文介绍微机自动测试系统所应用的新型双路目标特性模拟信号源。测试系统采用中断、时间窃用与D/A转换等技术,用软件代替了多种硬件设备,充分发挥了微机高速处理能力,解决了信号源的产生和波形、幅度、频率、相位同时进行精密程控的技术难题,此新方法具有一定的实用意义。关键词:自动测试、信号源、微机应用。     

用数字存储示波器实现对过电压自动测试的研究

用数字存储示波器实现对过电压自动测试的研究许允之（中国矿业大学自动化系）１数字存储示波器在煤矿中的应用数字存储示波器在煤矿主要用于电力系统中监视开关的工作情况。煤矿电力系统中继电器及真空开关经常由于拉弧跳闸发生故障，利用数字存储示波器的预触发功能可观...     

国家电网以太网103规约测试工具的设计与实现

针对国家电网以太网103规约,开发了用于测试规约子站(被测装置)的测试工具.该测试工具作为TCP连接的客户端,在实现了规约主站基本功能的基础上,支持LPCI测试和基于测试用例集的应用功能的自动测试.本测试工具支持灵活的使用测试用例元素来组建各种测试逻辑,并支持设置丰富的测试判据,以提高用例的错误检测能力.该工具已成功应用于相关继电保护产品通信功能的研发测试,提高了测试质量与效率.     

基于FPGA的虚拟逻辑分析仪设计

逻辑分析仪用于涉及大量信号或复杂的触发器要求的数字测量,但是以往的独立式逻辑分析仪不仅结构复杂,而且价格昂贵.介绍了一种基于FPGA的虚拟逻辑分析仪的工作原理和设计方法,重点阐述了虚拟逻辑分析仪的硬件电路设计和软件设计部分.     

虚拟FPGA逻辑验证分析仪的设计

本文对一种虚拟FPGA逻辑验证分析仪的设计方案及其工作原理进行了研究,并详细介绍了该仪器的两个主要工作环节的设计。采用FPGA技术来实现仪器硬件部分的主要设计,应用图形化编程语言LabVIEW来实现仪器的软件设计。在该仪器研制中,创新性地将逻辑分析仪和激励信号配合使用,实现了FPGA中电路的基本测试验证功能。同时,它还具有逻辑分析仪和产生激励信号的功能。     

逻辑分析仪数据处理软件无损压缩算法研究

在对信号进行分析处理时,经常使用逻辑分析仪设备对被测信号进行采集分析,采集数据将在上位机进行存储;如果直接存储,无疑将占用大量的存储空间,为了解决逻辑分析仪采集数据量大、数据直接存储占用空间大的问题,文章以AMC2511逻辑分析仪和码型发生器为硬件平台,详细研究了数据的各种无损压缩算法,并根据采集数据本身的特点,提出了RLE和LZW算法相结合的设计思路;通过对采集数据进行压缩试验,总结出该算法在获取大的压缩比的同时,缩短了压缩时间。     

模糊逻辑控制器的演化硬件实现

讨论在演化硬件（EHW）平台上实现模糊逻辑控制器的演化,模糊逻辑控制器是由一些if-the。规则的集合和具有模糊逻辑的输入输出语言术语特点的一些成员属性函数所构成,这里的演化硬件平台是指可编程模拟选择器阵列,通过遗传算法（GA）演化出的电路具有很强的自适应、自修复能力。     

基于PXA255的嵌入式逻辑分析仪设计与研究

市场上常规的逻辑分析仪可移植性差、价格昂贵,使得这类仪器不能普遍应用于教学和科研实践中与各类硬件开发装置配合实现同步检测。介绍了一种嵌入式逻辑分析仪,该装置可嵌入到任意具有硬件测量功能的装置中。系统有效地将FPGA与PXA255微处理器的特点结合在一起,实现数字域的逻辑分析功能,其特点灵活,可移植性强,具有很高的实用性。     

线阵CCD精度靶图像触发算法设计

针对线阵CCD精度靶测量弹丸坐标时需要额外触发光幕发送触发信号来决定其何时开始采集的问题。在图像采集过程中,设计一种图像触发算法在接收线阵CCD相机的图像数据信号的同时自动检测弹丸并实时发送触发信号。通过研究弹丸图像的特性以及算法在FPGA上的硬件实现方法,利用当前采集到的图像对算法进行了实验验证。实验验证表明,该算法可有效识别弹丸信号,并能排除其它非弹丸信号的干扰。该算法对提高线阵CCD精度靶触发精度,精简线阵CCD精度靶结构具有十分重要的意义。     

车载式GSM-R场强测试系统的研究

本文根据铁路专用移动通信系统(GSM-R)的特点,在充分分析了高速运动环境下GSM-R场强测试要求的基础上,设计了车载式GSM-R场强测试系统。该系统采用DSP技术、应用VC语言,将EPSI场强测试接收机、GPS接收机、轮轴脉冲信号触发器、笔记本计算机与铁路轨道试验车构成一个系统,实现了移动式的连续的场强测试数据的处理功能。     

无死区计数器的研究与实现

无死区计数器(ZDT)是调制域分析仪(MDA)、频率与时间间隔分析仪(FTIA)中最为关键的技术之一。首先介绍了调制域分析仪测量原理,指出只要能连续测量出三个背靠背时间间隔就能实现仪器的所有功能,然后详细阐述了两种ZDT的设计方法和工作原理,在此基础上设计了一种计数频率为200MHz、位宽为32bit的高速ZDT,并且只需要修改外部时钟电路就可将测量频率扩展到1GHz,通过仿真验证了它的有效性和正确性,最后在ZDT构成的调制域分析仪整机上对频率调制信号进行测试,实测结果与设定值十分吻合,表明该计数器及仪器已经成功实现了无死区时间间隔测量功能,为调制域分析寻求了一种新的有效途径。     

逻辑分析仪SignalTap Ⅱ在系统级调试中的应用

嵌入式逻辑分析仪SignalTap Ⅱ是Quartus Ⅱ软件中第二代系统级调试工具,它可以用来捕捉目标芯片内部信号节点处的信息,而又不影响原硬件系统的正常工作.通过一个多波形信号发生器的设计实例,详细阐述SignalTap Ⅱ的工作流程和参数设置方法.实验结果表明,该测试方法操作方便,实时性较高,能够加快系统的开发流...     

A Test Approach for Look-Up Table Based FPGAs

This paper describes a test architecture for minimum number of test configurations in test of FPGA （Field Programmable Gate Array） LUTs （Look Up Tables）. The test architecture includes a TPG （Test Pattern Generator） that is tested while it is generating test data for LEs （Logic Elements） that form the CUT （Circuit Under Test）. This scheme eliminates the need for switching LEs between CUT, TPG and ORA （Output Response Analyzer） and having to perform many more reconfiguratioas of the FPGA. An external ORA locates faults of the FPGA under test. In addition to the LUTs, a scheme is presented for testing other parts of LEs. Compared with other methods, the presented scheme uses the least number of reconfigurations of an FPGA for its LUT testing.