低功耗2.4GHz 0.18μm CMOS全集成低噪声放大器设计

我们利用0.18μm CM O S工艺设计了低噪声放大器。所有电感采用片上螺旋电感,全集成在单个芯片上,并实现片内50Ω匹配。本次电路设计分析采用ADS仿真软件,电源电压1V,工作电流8mA,增益为15.4dB,噪声系数2.7dB,线性度指标IIP 3为-0.6dB。结论是CM O S工艺在工艺和模型方面的改进,使得CM O S RF电路设计更为精确,可集成度更高。     

2.4GHz0.25μmCMOS集成低噪声放大器的设计

采用TSMC 0.25mm CMOS工艺,设计了单端和差分两种工作在2.4GHz可应用于蓝牙的全集成低噪声放大器。详述了设计过程并给出了优化仿真结果。经比较得出,差分低噪声放大器为了取得和单端低噪声放大几乎同样的性能,要消耗双倍的功耗和面积,但因其对共模信号干扰的免疫力以及对衬底耦合的抑制作用而越来越受到青睐。     

2.4GHz可变增益CMOS低噪声放大器设计

设计了一款工作在2.4GHz的可变增益CMOS低噪声放大器,电路采用HJKJ0.18μm CMOS工艺实现。测试结果表明,最高增益为11.5dB,此时电路的噪声系数小于3dB,增益变化范围为0～11.5dB。在1.8V电压下,电路工作电流为3mA。     

一种3.8 GHz 0.25μm CMOS低噪声放大器的设计

从优化电路结构出发,提出并设计了一种工作于3.8 GHz的低噪声放大器。与传统级联结构相比,该电路引入了级间匹配网络。级间匹配网络的实现,可以使整个电路的功率增益、噪声系数等关键性能指标得到改善。电路采用0.25μm RF CMOS工艺制作,用Hspice软件对电路进行了模拟。结果表明,该电路的正向功率增益为15.67 dB,NF为2.88 dB,IIP3为-0.21 dBm,功耗为25.79 mW。     

1GHz 2μm双极低噪声放大器设计

给出了采用2μm双极工艺实现对1GHz低噪声放大器进行设计的具体方案。并用Ansoft公司的Designer软件进行了设计仿真，利用该方案设计的放大电路十分简单，可满足一定增益（8 dB）且其起伏度小于0.5dB．同时，该放大器的噪声也很低．在1GHz时．其带宽在100MHz内的噪声小于0.75dB。     

一种低功耗2.4GHz低噪声放大器设计

设计了一个低功耗2.4 GHz低噪声放大器,并详细阐述了电路的噪声匹配理论.该低噪声放大器采用经典的共源共栅结构,为了同时满足共轭匹配与噪声匹配,在输入管的栅源间增加了一个电容Cex.电路设计采用SMIC 65 nm CMOS工艺,并用Cadence进行仿真.仿真结果表明:电路在1.2V电源电压下的功耗小于7 mW,噪...     

2.4 GHz CMOS低噪声放大器设计

提出并设计了一个2.4 GHz低噪声放大器,该放大器采用TSMC 0.25 μm RF CMOS工艺实现.与传统的共源共栅结构相比,该电路引入了一个电感与级间寄生电容谐振,使整个电路的线性度、噪声系数等     

0.13微米CMOS双通道超宽带低噪声放大器设计

本文设计了一款超宽带低噪声放大器,并对设计流程进行分析仿真.该低噪放采用双通道结构,有效的输入阻抗匹配、平稳的增益和低噪声等性能可以同时实现.应用ADS工具TSMC 0.13μm CMOS工艺库的仿真结果表明,其最大功率增益为14.2dB,在8GHz频点的IIP3为-4dBm,输入、输出反射系数分别小于-10.2dB和-10.89dB,噪声指数单调下降到1.46dB,并且总功耗和带内最大增益摆幅较低.     

5.2GHz 0.18μm CMOS射频低噪声放大器的设计

采用TSMC 0.18μm CMOS工艺,设计应用于IEEE 802.11a的无线局域网络的低噪声放大器（LNA）。整个电路采用1.8V单电源供电,输入输出匹配良好。用ADS模拟软件对电路进行分析优化,结果表明：在中心频率5.2GHz处,噪声系数为2.51dB,功率增益为17.373dB。     

1.5-6GHz增益和噪声系数稳定的两级超宽带CMOS低噪声放大器设计与性能模拟

 针对UWB应用设计实现了一个1.5-6GHz的两级CMOS低噪声放大器(LNA). 通过引入共栅(CG)和共源(CS)结构以获得宽范围内的输入匹配,采用电流镜和峰化电感进行电流复用,所提出的LNA实现了非常平坦化的功率增益和噪声系数(NF). 经标准0.18μm CMOS工艺实现后,版图后模拟结果表明在1.5-5GHz频率范围内功率增益(S21)为11.45±0.05dB,在2-6GHz频率范围内噪声系数(NF)为5.15±0.05dB,输入损耗(S11)小于-18dB. 在5GHz时,模拟得到的三阶交调点(IIP3)为-7dBm,1dB压缩点为-5dBm.在1.8V电源电压下,LNA消耗6mA的电流,版图实现面积仅为0.62mm^2.     

1.3GHz 0.25μm CMOS低噪声放大器的设计

设计了一种基于0．25μm CMOS工艺的共源共栅型1．3GHz的LNA。从噪声优化、增益及阻抗匹配角度详细分析了电路的设计方法，讨论了寄生电容Cgd、C_match_in及共栅管沟道宽度W2对LNA性能的影响。采用ADS软件，对W2进行扫描和对LNAS参量和噪声系数进行仿真测试结果表明：该LNA在1．3GHz的工作频率下．具有良好的性能指标，噪声系数fN为1．42dB，增益S21为13．687dB．匹配参数S11为-14．769dB，S22为-14．530dB，反向隔离度S12为-52．955dB。     

一种基于0.18μm CMOS工艺用于卫星导航系统射频前端双模低噪声放大器设计

本文介绍了一种用于全球卫星导航系统射频前端的双频点低噪声放大器的设计,讨论了针对双频点或多频点的低噪声放大器的设计方法,分析了具体的电路设计和相关参数的确定并进行仿真.采用台积电0.18um 1P4M射频CMOS工艺进行流片验证,低噪声放大器噪声特性可分别在两个频点1.27GHz和1.575GHz处达到16.8dB和18.9dB,实测噪声系数可达1.5dB~1.7dB之间.此结构在1.8V工作电压下,电流小于4.3mA.流片结果与原设计情况相符,完全满足射频前端接收机的需求.     

0.18 μm CMOS射频低噪声放大器设计

基于TSMC 0.18μm RFCMOS工艺,设计了一种工作于2.4 GHz频段的低噪声放大器。电路采用Cascode结构,为整个电路提供较高的增益,然后进行了阻抗匹配和噪声系数的性能分析,最后利用ADS2009对其进行了模拟优化。最后仿真结果显示。该放大器的正向功率增益为14 d B,噪声系数小于2 d B,1 d B压缩点为-13 d Bm,功耗为7.8 m W,具有良好的综合性能指标。     

5.6GHz CMOS低噪声放大器设计

分析了一种射频COMS共源-共栅低噪声放大器的设计电路,采用TSMC 90nm低功耗工艺实现。仿真结果表明:在5.6GHz工作频率,电压增益约为18.5dB;噪声系数为1.78dB;增益1dB压缩点为-21.72dBm;输入参考三阶交调点为-11.75dBm。在1.2V直流电压下测得的功耗约为25mW。     

一种3.1~10.6GHz超宽带低噪声放大器设计

设计了一种基于TSMC 0.13μm CMOS工艺,用于3.1～10.6GHz带宽的CMOS低噪声放大器。输入级采用共栅极结构,在宽频带内能较好地完成输入匹配。放大级采用共源共栅结构,为整个电路提供合适的增益。输出则采用源极输出器来进行输出匹配。使用ADS2006软件进行设计、优化和仿真。仿真结果显示,在3.1GHz～10.6GHz带宽内,放大器的电源电压在1.2V时,噪声系数低于2.5dB,增益为20.5dB,整个电路功耗为8mW。     

一种适用于卫星通信的低噪声放大器设计

采用高频电路仿真软件ADS,结合高频电磁仿真软件HFSS,进行联合仿真,设计了一种低噪声放大器,适用于Ku频段卫星通信接收通道。在频率11.45 GHz-12.75 GHz范围内,噪声系数小于0.80 dB,端口输入驻波小于-17.0 dB,有一定的实用价值。     

用于便携式GPS接收机中的5.4mW低噪声高增益CMOS射频前端电路设计

设计了应用于便携式GPS接收机射频前端中的CMOS低噪声放大器和正交混频器. 该电路中的低噪声放大器采用带源端电感负反馈的输入级,并引入功耗约束下的噪声和输入同时匹配技术. 正交混频器基于吉尔伯特单元. 电路采用TSMC 0.18μm RF CMOS工艺实现,总的电压转换增益为35dB,级联噪声系数为2.4dB,输入1dB压缩点为-22dBm,输入匹配良好,输入回损为-22.3dB, 在1.8V电压供电下,整个全差分电路功耗为5.4mW.     

用于便携式GPS接收机中的5.4mW低噪声高增益CMOS射频前端电路设计

设计了应用于便携式GPS接收机射频前端中的CMOS低噪声放大器和正交混频器.该电路中的低噪声放大器采用带源端电感负反馈的输入级,并引入功耗约束下的噪声和输入同时匹配技术.正交混频器基于吉尔伯特单元.电路采用TSMC 0.18μm RFCMOS工艺实现,总的电压转换增益为35dB,级联噪声系数为2.4dB,输入ldB压缩点为-22dBm,输入匹配良好,输入回损为-22.3dB,在1.8V电压供电下,整个全差分电路功耗为5.4mW.     

一种新型900MHz CMOS低噪声放大器的设计

对两种低噪声放大器(LNA)的构架进行了比较,详细推导了共源LNA的噪声系数与输入晶体管栅宽的关系及优化方法,设计了一种采用0.6 μ m标准CMOS工艺,工作于900MHz的新型差分低噪声放大器.在900MHz时,噪声系数为1.5 dB的情况下可提供22.5 dB的功率增益,-3dB带宽为1 50MHz,S11达到-38dB,消耗的电流为5mA.     

一种基于噪声抵消的0.5μmCMOS宽带低噪声放大器设计

设计了一种应用于DRM(Digital Radio Mondiale,全球数字广播)和DAB(Digital Audio Broadcasting,数字音频广播)的宽带低噪声放大器.该放大器采用噪声抵消结构,抵消输入匹配器件在输出端所产生的热噪声和闪烁噪声,使得输入阻抗匹配和噪声优化去耦.采用华润上华CSMC 0.5μm CMOS工艺实现.测试结果表明,3dB带宽为300kHz~555MHz,最大增益为16.2dB,S11和S22小于-3.6dB,最小噪声系数为3.8dB,输入参考的1dB增益压缩点为0.5dBm,在5V电源电压情况下功耗为97.5mW,芯片面积为0.49mm2.