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基于DDS的低相噪频率综合源设计 总被引:13,自引:2,他引:11
分析了相位累加器截断、波形ROM有限字长、DAC等对直接数字频率合成器(DDS)相位噪声的影响,得出了DDS芯片本身对输出信号相位噪声影响很小的结论。给出了采用AD9854芯片构成的低相噪频率综合源的硬件组成以及系统实测的相位噪声、杂散技术指标。 相似文献
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直接数字式频率合成器(DDS)是近期发展迅速的频率合成方法,具有分辨力、快速变频等优点。本文首先首倡DDS原理和发散性能,其次分析DDS与DS及PLLR 常见组合方案,并对DDS附加PLL方案进行分析和研究,最后实现了S波段低相噪、高分辨DDS频率源。 相似文献
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介绍了一种低相噪线性调频(LFM)雷达信号源的产生和实现方案。通过分析DDS输出信号频谱和杂散,采用HMC704控制VCO的方法设计了1 GHz的锁相环路(PLL)作为DDS的时钟驱动电路,并对环路滤波器和AD9910硬件电路优化设计改善杂散和相噪性能。通过计算寄存器参数和分析SPI总线时序,利用FPGA对DDS和PLL高速配置。最后给出了系统实物图和测试方法,实测结果表明:该线性调频源输出幅度大于-3dBm,频率步进为1kHz,相位噪声优于-103dBc/Hz@1kHz,各项指标满足实际工程要求。 相似文献
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AD9850 125MHz DDS频率合成器的原理及应用 总被引:1,自引:0,他引:1
介绍了美国ADI公司采用先进的DDS技术新推出的高集成度频率合成器AD9850的主要特性、工作原理、应用电路和应用考虑。 相似文献
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从工程设计的角度出发,论述了DDS插入PLL组合方案的设计原则,并给出了一种DDS播入PLL方案的实例。 相似文献
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宽带低相噪高分辨率频率合成器设计 总被引:1,自引:0,他引:1
利用锁相环(PLL)和YTO相结合,设计出一种频率合成器。实现了3~7 GHz的频率覆盖和低于0.2 Hz的频率分辨率。全频段相噪均在-108 dBc/Hz@10 kHz以下,具有较高的实用价值。 相似文献
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Ku频段低相噪捷变频频率综合器设计 总被引:2,自引:0,他引:2
介绍了一种Ku频段低相噪捷变频频率综合器设计方法。对接收本振源和发射激励源采用一体化设计,由于采用DDS PLL的方式,使此频率综合器在Ku频段上相噪优于-90dBc/Hz@1kHz,跳频时间小于10μs,激励源在Ku频段输出线性调频信号。 相似文献
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介绍了一种低相位噪声、快速转换频率合成器的设计与实现,采用DDS、变带宽、频率预置等多种措施,频率转换时间〈80μs,并对实验结果进行了分析讨论。实验结果表明,该合成器相位噪声具有良好、锁定时间短,适合在超短波电台中应用。 相似文献
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提出了一种小型低相噪、低杂散的C波段全相参频率综合器设计方案。基带信号由DDS芯片产生,通过对环路滤波器和电路印制板的优化设计改善相噪和杂散性能,并与PLL输出的C波段点频信号进行上变频,得到所需信号。介绍了实现原理、相位噪声模型及设计方法。测试结果表明,在7.8GHz处,频综相位噪声≤-103dBc/Hz@100kHz,杂波抑制≤-61dBc。 相似文献