基于PCI-E总线的高速数据传输卡的设计与实现

介绍了用于改善合成孔径雷达数据回放模块性能的高速数据传输卡的设计与实现;传输卡通过PCI Express总线与主机进行数据交互,配置两组DDR2SDRAM进行乒乓操作实现大容量高速缓存,在输入、输出数据传输率不匹配的情况下保证数据传输稳定、可靠;选用PLX公司的接口芯片PEX8311实现PCI Express总线接口功能,FPGA逻辑实现DDR2SDRAM控制器;测试结果表明,传输板数据传输率不低于100MB/s,工作状态稳定,达到了预期指标,具有一定的实用性和良好的应用前景。     

基于Nios Ⅱ的DDR SDRAM控制器的相关技术研究与实现*

在介绍DDR SDRAM工作原理的基础上,提出了一种DDR SDRAM控制器的实现方法。先说明采用SOPC的技术控制DDR工作的方式,并主要解决DDR存储控制器的高频稳定工作的关键问题,再通过软件仿真和硬件下载测试的方式进行验证。     

视频解码芯片中DDR SDRAM控制器的设计

介绍了高速DDR SDRAM控制器没计以及在视频解码芯片系统中的应用。该设计将DDR控制单元和系统内部总线仲裁单元较好地整合成统一的控制器。根据DDR的工作原理和系统带宽要求，给出了DDR控制器关键部分在结构上和时序上的优化方案。同时还给出了FPGA原型验证的策略以及最后FPGA和ASIC的实现结果。     

TD-LTE系统中数据转存技术的研究及实现

基于对TD-LTE系统中数据存储及传输技术的研究及分析,提出了一种下行链路处理的系统实现方案,并在Virtex-5系列FPGA芯片中完成DDR2 SDRAM控制器的设计及优化.该技术方案应用于TD-LTE无线综合测试仪中,完成下行链路大容量高速数据的接收和发送,实现硬件资源共享,其处理速度和数据精度满足TD-LTE测试...     

基于FPGA的DDR SDRAM测试平台设计

DDR SDRAM是FPGA板卡中的重要组成部分,其可靠性与带宽决定了设备能否正常工作;为了测试DDR SDRAM的性能是否符合预期,开发了一种基于FPGA的DDR SDRAM测试平台;平台包含一个基于DDR SDRAM控制器的测试器IP核,具有数据校验、带宽测量的功能;编写了控制测试器IP核的Tcl脚本,用于配置测试参数、控制测试流程与读取测试结果;在Python语言下使用PyQt5开发库设计了图形界面程序,能够根据用户操作生成并执行对应的Tcl脚本;最终实现了一个操作简单、测试流程可配置、自动输出测试结果的DDR SDRAM测试平台;测试结果表明,测试平台能够正确地进行DDR SDRAM测试并输出统计结果;对比MIG的示例工程,测试平台额外增加了带宽测试、结果统计、循环测试等功能,且使用的FPGA资源下降了30%,测试用时缩短了70%以上。     

基于USB3.0的高速数据传输电路的设计

针对大容量数据记录器与外围计算机之间的数据通信时间长速度慢的问题,借助USB3.0接口良好的向后兼容性、易于使用性、可热插拔性、传输速度快等特点,设计了以FPGA为主控单元,DDR2SDRAM作为高速大容量缓存,USB3.0接口作为与计算机进行数据通信接口的高速数据传输电路系统;采用外接I2C接口的EEPROM作为USB3.0接口芯片的启动方式;通过专用的线性稳压器为DDR2提供稳定的参考电压和吸收电流;最后详细介绍了USB3.0接口芯片的固件程序配置和FPGA控制模块的逻辑设计;实验测试结果表明,通过USB3.0接口该系统数据传输速度达到149.29M/s,且数据传输可靠。     

国产数字元器件板级综合测试平台的设计与实现

为满足航天产品的高精度、高可靠性需求,实现元器件自主可控,需要对其核心部件乃至关键元器件进行国产化替代及应用适应性验证,设计一种基于FPGA的国产数字元器件板级综合测试平台。该平台兼容CMOS、LVDS等多种数字接口和电压、电流等模拟信号输入接口,可满足不同芯片的输入输出电平标准;内置DDR3 SDRAM进行数据缓存,Flash阵列作为数据存储器,可实现高速实时数据读写及大容量存储;适用于时序逻辑、组合逻辑数字元器件的板级验证,可并行测试多种异构元器件,节约测试成本。最后利用该平台进行器件板级验证测试,实验结果表明：器件板级应用功能正常,动态功耗稳定,在极端环境下工作性能良好,具备较高的工程应用价值。     

一种基于FPGA的eMMC寿命验证的方法

为满足测试eMMC存储颗粒的长时间读写性能要求,研究了一种基于FPGA的eMMC寿命验证方法。结合eMMC工作原理和High Speed DDR（双倍率）总线模式,详细设计出验证系统的核心组成部分。硬件采用FPGA(xc7a50tfgg484-1)芯片作为主控器,4片eMMC(FEMDRW064G-88A19)芯片作为验证对象。解析eMMC初始化配置方法,设计开放式读写模块,配合eMMC监控软件控制指令,完成4片180 000次块区域的循环读写,测试结果全部通过,读写均速达到31 MB/s。     

面向高速数码印花机的实时图像数据转置方法

针对PC无法实时按位转置大量图像数据而限制了数码印花机输出带宽和喷印速度的问题,设计了基于PowerPC处理器和Virtex-5系列FPGA的高速数据处理系统,运用FPGA实现了高效转置运算。为FPGA例化三个独立的DDR2控制器,通过控制器间的协同工作提高系统输出带宽;设计按位转置单元,将图像数据分块转置,利用DDR2控制器的突发传输高效地读写数据。性能测试结果表明FPGA的输出带宽高达327 Mb/s,数码印花机的喷印速度达249 m2/h,相比PC处理系统,在同等条件下性能提升明显。     

一种DDR SDRAM通用测试电路的设计与实现

为了保证DDR SDRAM功能的完整性与可靠性,需要对其进行测试;文中介绍了一种基于FPGA的可带多个March算法的DDR SDRAM通用测试电路的设计与实现,所设计的测试电路可由标准的JTAG接口进行控制;设计的测试电路可以测试板级DDRSDRAM芯片或者作为内建自测试(BIST)电路测试芯片中嵌入式DDR SDRAM模块;验证结果表明所设计的DDR SDRAM通用测试电路可以采用多个不同March算法的组合对不同厂商不同型号的DDR SDRAM进行尽可能高故障覆盖率的测试,具有广阔的应用前景.     

基于动态目标阻抗的DDR3电源完整性仿真

DDR3存储器已经成为目前服务器和计算机系统的主流应用,虽然DDR3采用双参考电压、片上校准引擎、动态ODT、fly by拓扑以及write leveling等技术在一定程度上提高了信号完整性,但高数据率DDR3的设计实现仍然比较困难。由于DDR3总线属于高速并行总线,同步开关噪声与电源本身的噪声耦合在一起,共同影响数据信号的质量。考虑到芯片实际工作电流并非恒定不变,而是一种动态变化的频率相关源,提出了一种新的基于目标阻抗与动态目标阻抗的混合仿真与设计流程,在前仿真阶段采用恒定目标阻抗,在后仿真阶段采用动态目标阻抗为设计目标,仿真结果证实了该方法的有效性,实现了设计优化速度与精度的权衡折衷。     

DDR源同步接口的设计与时序约束方法

在高速I/O接口的设计中,DDR源同步接口的应用越来越广泛,因其在相同时钟频率下的数据带宽是SDR接口的两倍.由于DDR接口电路时序的复杂性,对其进行正确的时序约束也成为静态时序分析中的一个难点.结合曙光5000ASIC中的chipsct芯片,详细介绍了DDR源同步接口的设计,并且利用Synopsys公司的静态时序分析软件PrimeTime,对DDR接口接收端和发送端的时序约束方法进行了具体的分析说明.     

FT1500处理器中仿真驱动的DDR3封装设计

针对高性能微处理器封装中DDR3的信号完整性和电源完整性问题,提出了仿真驱动的封装设计方法：在设计之初通过前仿真制定准确的设计规则和目标,在设计过程中通过仿真指导设计优化,在设计完成后用后仿真验证设计结果。应用该方法设计了FT1500芯片封装,实测结果表明,该芯片的DDR3接口可以稳定工作在1400Mbps。     

基于FPGA的DDR3协议解析逻辑设计

针对采用DDR3接口来设计的新一代闪存固态盘（SSD）需要完成与内存控制器进行通信与交互的特点,提出了基于现场可编程门阵列（FPGA）的DDR3协议解析逻辑方案。首先,介绍了DDR3内存工作原理,理解内存控制器对存储设备的控制机制;然后,设计了接口协议解析逻辑的总体架构,采用FPGA实现并对其中的各个关键技术点,包括时钟、写平衡、延迟控制、接口同步控制等进行详细阐述;最后,通过modelsim仿真并进行板级验证,证明了该设计的正确性和可行性。在性能方面,通过单次读写、连续读写和混合读写三种模式下的数据读写测试,取得了最高77.81%的DDR3接口带宽利用率,在实际的SSD开发过程中能够有效提高系统的访问性能。     

一种高性能DDR2控制器的设计与实现

DDR2是由JEDEC制定的新一代DDR内存技术标准。本文深入研究了DDR2的特点和规范,设计并实现了一个支持体并发和Openpage调度策略的高性能DDR2控制器。性能评测结果表明,所设计和实现的DDR2控制器能有效提高访存带宽,降低访存延迟。     

基于FPGA的DDR2深存储设计

高存储深度是高端数字存储示波器的发展方向之一,应用DDR2存储器能够提高数字示波器的存储深度。本文中,设计并实现了采角IGbitDDR2的最大存储深度为256MB的深存储系统,作者介绍了利用MIG软件工具在Xilinx的Spartan一6系列FPGA中实现DDR2控制器的设计方法,详细叙述了其基本原理并给出了硬件测试结果。     

DDR3时序分析与设计

DDR3存储器已经成为目前服务器和计算机系统的主流应用,虽然DDR3采用双参考电压片上校准引擎、动态ODT、fly-by拓扑以及write-leveling等技术在一定程度上提高了信号完整性,但其时序的分析与设计实现仍然比较困难。针对某自研处理器及服务器主板设计,简要介绍了DDR3源同步信号传输的基本原理,使用时域信号仿真工具,量化分析了DDR3系统通道中影响时序的主要因素,并对DDR3的写操作时序进行了分析与裕量计算。仿真结果表明,信号占空比失真程度随着信号ODT值的改变和同时开关的I/O数目增加加剧了3%～5%,而串扰引入的时序偏斜可达218ps。     

用Xilinx FPGA实现DDR SDRAM控制器

DDR SDRAM使用双倍数据速率结构,它能获得比SDRAM更高的性能。DDR SDRAM需要特定的DDR控制器才能完成与DSP、FPGA之间的通信。由于Xilinx VirtexTM-4系列FPGA具备ChipSync源同步技术等优势,本设计采用它来实现DDR SDRAM控制器。该DDR SDRAM控制器采用直接时钟数据捕获技术,本文将重点阐述该技术。     

多核DSP芯片TMS320C6678的DDR3接口设计

多核处理器由于其性能较高,一般用于较复杂的实现功能较多的应用场合,外接高速大容量的DDR3是硬件设计需要解决的关键问题之一。本文以8核DSP芯片TMS320C6678为应用平台,介绍了该处理器外接DDR3的设计方法。文中详细介绍了DDR3的硬件接口设计、稳定参考电源设计、复位和上电时序、针对DDR3的PCB布线设计、DDR3的初始化以及读写DDR3的时序和方法。