宽带低噪声放大器单片微波集成电路

从行波放大器设计理论出发,研制了一款基于低噪声GaAs赝配高电子迁移率晶体管(PHEMT)工艺设计的2~20 GHz单片微波集成电路(MMIC)宽带低噪声放大器。该款放大器由九级电路构成。为了进一步提高放大器的增益,采用了一个共源场效应管和一个共栅场效应管级联的拓扑结构,每级放大器采用自偏压技术实现单电源供电。测试结果表明,本款低噪声放大器在外加+5 V工作电压下,能够在2~20 GHz频率内实现小信号增益大于16 dB,增益平坦度小于±0.5 dB,输出P-1 dB大于14 dBm,噪声系数典型值为2.5 dB,输入和输出回波损耗均小于-15 dB,工作电流仅为63 mA,低噪声放大器芯片面积为3.1 mm×1.3 mm。     

用于5.8G网络的高增益低噪声放大器设计

设计了一款适用于5.8G网络的高增益低噪声放大器,采用两级低噪声放大器级联的形式提高放大器的增益参数,进行了放大器输入端、输出端和级间阻抗匹配。采用ATF-551M4作为核心器件,使用ADS软件实现放大器直流偏置电路设计、稳定性设计及阻抗匹配电路设计,并且进行了两级低噪声放大器的联合仿真以及PCB版图设计。测试结果表明在5.725～5.825 GHz的工作频率范围内,低噪声放大器的噪声系数小于1.1 dB,增益大于20 dB,输入输出回波损耗小于-10 dB。     

2～4GHz MMIC低噪声放大器

采用中国电子科技集团公司第十三研究所的GaAs PHEMT低噪声工艺,设计了一款2~4 GHz微波单片集成电路低噪声放大器(MMIC LNA)。该低噪声放大器采用两级级联的电路结构,第一级折中考虑了低噪声放大器的最佳噪声和最大增益,采用源极串联负反馈和输入匹配电路,实现噪声匹配和输入匹配。第二级采用串联、并联负反馈,提高电路的增益平坦度和稳定性。每一级采用自偏电路设计,实现单电源供电。MMIC芯片测试结果为:工作频率为2~4 GHz,噪声系数小于1.0 dB,增益大于27.5 dB,1 dB压缩点输出功率大于18 dBm,输入、输出回波损耗小于-10 dB,芯片面积为2.2 mm×1.2 mm。     

L波段0.9 mW CMOS LNA的分析与设计

给出了一种采用Γ型输入匹配网络的源简并共源低噪声放大器电路结构,分析了在低功耗情况下,高频寄生效应对低噪声放大器(LNA)输入阻抗及噪声特性的影响,并采用此结构设计了一款工作于L渡段的低功耗低噪声放大器.采用CMOS 0.18μm工艺,设计了完整的ESD保护电路,并进行了QFN封装.测试结果表明.在1.57 GHz工作频率下,该低噪声放大器的输入回波损耗小于-30 dB,输出回波损耗小于-14 dB,增益为15.5 dB,噪声系数(NF)为2.4 dB,输入三阶交调点(IIP3)约为-8 dBm.当工作电压为1.5 V时,功耗仅为0.9 mW.     

一种高增益且可调谐的1~3 GHz宽带LNA

提出了一种增益高且增益可调谐的1~3 GHz宽带低噪声放大器(HTG-LNA)。在输入级,采用带有RC串联负反馈的共基-共射电流镜结构,实现了良好的输入匹配,并提高了电路的稳定性;在中间级,采用以有源电感作为负载的共基-共射达林顿电路结构,在保证宽带的同时实现了较高的增益与增益的可调谐;在输出级,采用带有电流镜的射极跟随器结构,获得了较大的输出功率和良好的输出匹配。基于稳懋0.2 μm GaAs HBT工艺进行验证,结果表明,该HTG-LNA的电压增益大于37 dB,最高可达50.7 dB;功率增益大于37.4 dB,最高可达51 dB;最大增益可调谐幅度为2.2 dB;输入回波损耗小于-7.11 dB;输出回波损耗小于-11.97 dB;噪声系数小于3.23 dB;稳定因子大于5.61;在5 V工作电压下,静态功耗小于65 mW。     

S波段小型化宽带低噪声放大器的设计

采用软件计算微带平面电感,描述了一款基于薄膜工艺的小型化宽带低噪声放大器的设计和性能。测试结果表明:在2.7～3.5 GHz的频段内,低噪声放大器的噪声系数小于等于0.55 dB,增益大于等于33 dB,增益平坦度小于等于±0.1 dB;在2～4 GHz的频段内,低噪声放大器的噪声系数小于等于0.65 dB,增益大于等于33 dB,增益平坦度小于等于±0.8 dB;尺寸为6.0 mm×4.2 mm。     

一款0.6～4.2GHz宽带低噪声放大器设计

采用0.25μm GaAs E-pHEMT工艺设计和制作了一款0.6～4.2 GHz宽带低噪声放大器芯片。芯片采用电流复用技术,降低了整体功耗,且集成了关断(Shutdown)控制电路用于关断低噪声放大器。测试结果表明,在工作频带内,低噪声放大器增益大于23 dB,增益平坦度在2 dB左右,输入输出回波损耗小于-10 dB,噪声系数低于1 dB,输出1 dB压缩点大于17 dBm,开关时间均在30 ns左右。芯片具有宽带、噪声系数低、集成度高和低功耗等特点,在基站接收系统中具有一定的应用价值。     

X波段GaN MMIC低噪声放大器设计

采用SiC衬底0.25 μm AlGaN/GaN高电子迁移率晶体管(HEMT)工艺,研制了一款X波段GaN单片微波集成电路(MMIC)低噪声放大器(LNA).放大器采用三级级联拓扑,第一级采用源极电感匹配,在确保良好的输入回波损耗的同时优化放大器噪声系数;第三级采用电阻电容串联负反馈匹配,在尽量降低噪声系数的前提下,保证良好的增益平坦度、输出端口回波损耗以及输出功率.在片测试表明,在10 V漏级电压、-2 V栅极电压偏置下,放大器静态电流为60 mA,8～12 GHz内增益为22.5 dB,增益平坦度为±1.2 dB,输入输出回波损耗均优于-11 dB,噪声系数小于1.55 dB,1 dB增益压缩点输出功率大于11.9 dBm,其芯片尺寸为2.2 mm×1.1 mm.装配测试表明,噪声系数典型值小于1.6 dB,可承受33 dBm连续波输入功率.该X波段GaN低噪声放大器与高功率放大器工艺兼容,可以实现多功能集成,具有广阔的工程应用前景.     

一种Ku波段低噪声放大器的设计

基于ADS和HFSS电磁仿真软件,设计了一种Ku波段低噪声放大器。放大器包含波导-微带转换单元和低噪声放大器两部分。波导-微带转换单元采用体积小,性能优良的微带探针型过渡,为提高转换性能和带宽,采用二阶λ/4阻抗变换结构来实现50Ω微带线与微带探针之间的阻抗匹配。低噪声放大器选用CDK公司生产的具有超低噪声和高增益的FET器件CKRF7512CK24晶体管,采用偏置电路、最小噪声匹配及最大输出增益匹配相结合的方案,实现了低噪声和高增益。实测结果表明,在11.5GHz～13.5GHz的频率范围内,该低噪声放大器的输入输出回波损耗均小于-10dB,噪声系数小于0.8dB。     

CDMA基站中低噪声放大器设计

叙述一种应用于CDMA2000基站前端的低噪声放大器的设计方案,根据基站接收系统架构确定低噪声放大器指标,利用安捷伦的先进设计系统软件进行仿真设计,仿真结果表明放大器工作频率在810～850 MHz频率范围内增益为18 dB左右,噪声系数0.8 dB,输入回波损耗大于15 dB,输出回波损耗大于12 dB.经实际调试与测量表明结果达到了指标要求,准备应用于杭州某通信公司的产品中.     

一款130～140GHz MMIC低噪声放大器

基于90 nm栅长的InP高电子迁移率晶体管(HEMT)工艺,研制了一款工作于130 ～140 GHz的MMIC低噪声放大器(LNA).该款放大器采用三级级联的双电源拓扑结构,第一级电路在确保较低的输入回波损耗的同时优化了放大器的噪声,后两级则采用最大增益的匹配方式,保证了放大器具有良好的增益平坦度和较小的输出回波损耗.在片测试结果表明,在栅、漏极偏置电压分别为-0.25 V和3V的工作条件下,该放大器在130～ 140 GHz工作频带内噪声系数小于6.5 dB,增益为18 dB±1.5 dB,输入电压驻波比小于2:1,输出电压驻波比小于3:1.芯片面积为1.70 mm×1.10 mm.该低噪声放大器有望应用于D波段的收发系统中.     

2dB噪声系数的Ka波段宽带高增益单片低噪声放大器

报道了一种基于商用0.15um赝配高电子迁移率晶体管工艺的单片低噪声放大器,工作频率范围为23~36GHz.它采用自偏置结构.对晶体管栅宽进行了优化设计减小栅极电阻,以得到低的噪声系数.采用吸收回路和加电阻电容网络的直流偏置结构提高电路稳定性,用多谐振点方法和负反馈技术扩展带宽.测试结果表明,其噪声系数低于2.0dB,在31GHz处,噪声系数仅为1.6dB.在整个工作频带范崮内,增益大于26dB,输入回波损耗大于11dB,输出回波损耗大于13dB.36GHz处的ldB压缩点输出功率为14dBm.芯片尺寸为2.4mm×1mm.     

Design of UWB switched gain controlled LNA using 0.18 μm CMOS

A switched gain controlled low noise amplifier (LNA) for the 3.1- 4.8 GHz ultra-wideband system is presented. The LNA is fabricated with the 0.18 mum 1P6M standard CMOS process. Measurement of the LNA was performed using an RF probe station. In gain mode, measured results show a noise figure of 4.68-4.97 dB, gain of 12.5-13.9 dB, and input/output return loss higher than 10/8.2 dB. The input IP3 (IIP3) at 4.1 GHz is 1 dBm, and consumes 14.6 mW of power. In bypass mode, measured results show a gain of-7.0 to -8.7 dB, and input/output return loss higher than 10/6.3 dB. The input IP3 at 4.1 GHz is 9.2 dBm, and consumes 1 muW of power.     

0.2μm GaAs PHEMT3.1~10.6GHz宽带低噪声放大器设计

采用OMMIC公司提供的0.2μm GaAs PHEMT工艺(fT=60 GHz)设计并实现了一种适用于宽带无线通信系统接收前端的低噪声放大器。在3.1~10.6 GHz的频带内测试结果如下:最高增益为13 dB;增益波动<2dB;输入回波损耗S11<-11 dB;输出回波损耗S22<-16 dB;噪声系数NF<3.9 dB。5 V电源供电,功耗为120mW。芯片面积为0.5 mm×0.9 mm。与近期公开发表的宽带低噪声放大器测试结果相比较,本电路结构具有芯片面积小、工作带宽大、噪声系数低的优点。     

1～4 GHz宽带低噪声放大器的设计

通过在两级级联放大器的后一级中采用负反馈网络来拓展放大器的工作频带,并在放大器的偏置网络中添加吸收回路来提高放大器的稳定性和改善其输入输出驻波比.利用ATF-54143设计了一款工作于1～4GHz的性能优良低噪声放大器(LNA).仿真结果显示,其增益G=21.3±0.35 dB,噪声系数NF≤1.2 dB,输入输出反射...     

A 0.18μm CMOS low noise amplifier using a current reuse technique for 3.1-10.6 GHz UWB receivers

A new,low complexity,ultra-wideband 3.1-10.6 GHz low noise amplifier(LNA),designed in a chartered 0.18μm RFCMOS technology,is presented.The ultra-wideband LNA consists of only two simple amplifiers with an inter-stage inductor connected.The first stage utilizing a resistive current reuse and dual inductive degeneration technique is used to attain a wideband input matching and low noise figure.A common source amplifier with an inductive peaking technique as the second stage achieves high flat gain and wide -3 dB bandwidth of the overall amplifier simultaneously.The implemented ultra-wideband LNA presents a maximum power gain of 15.6 dB,and a high reverse isolation of—45 dB,and good input/output return losses are better than -10 dB in the frequency range of 3.1-10.6 GHz.An excellent noise figure(NF) of 2.8-4.7 dB was obtained in the required band with a power dissipation of 14.1 mW under a supply voltage of 1.5 V.An input-referred third-order intercept point(IIP3) is -7.1 dBm at 6 GHz.The chip area,including testing pads,is only 0.8×0.9 mm2.     

A High Gain and Low Supply Voltage LNA for the Direct Conversion Application With 4-KV HBM ESD Protection in 90-nm RF CMOS

A 2.4-GHz low noise amplifier (LNA) for the direct conversion application with high power gain, low supply voltage and plusmn4 KV human body model (HBM) electrostatic discharge (ESD) protection level implemented by a 90-nm RF CMOS technology is demonstrated. At 12.9 mA of current consumption with a supply voltage of 1.0 V, the LNA delivers a power gain of 21.9 dB and the noise figure (NF) of 3.2 dB, while maintaining the input and output return losses below -11 dB and -18.3 dB, respectively. The power gain and NF are only 0.2 dB lower and 0.64 dB higher than those of LNA without ESD protection     

超低功耗Q波段低噪声放大器芯片的设计和实现

采用GaAs赝配HEMT单片微波集成电路(MMIC)工艺和堆栈偏置技术设计实现了一款Q波段低噪声放大器(LNA)芯片.该放大器采用4级级联的堆栈偏置拓扑结构,前两级电路在确保较低输入回波损耗的同时优化了放大器的噪声系数,后两级电路则采用最大增益的匹配方式,确保放大器具有良好的增益平坦度和较小的输出回波损耗.该LNA芯片最终尺寸为3 250 μm×1 500 μm,实测结果表明在40～46 GHz工作频率内放大器工作稳定,小信号增益大于23 dB,噪声系数小于3.0 dB,在4.5V工作电压下消耗电流约6 mA.此外,在片实测结果和设计结果符合良好.     

A 0.6-V Low Power UWB CMOS LNA

This paper presents the design of a low-power ultra-wideband low noise amplifier in 0.18-mum CMOS technology. The inductive degeneration is applied to the conventional distributed amplifier design to reduce the broadband noise figure under low power operation condition. A common-source amplifier is cascaded to the distributed amplifier to improve the gain at high frequency and extend the bandwidth. Operated at 0.6V, the integrated UWB CMOS LNA consumes 7mW. The measured gain of the LNA is 10dB with the bandwidth from 2.7 to 9.1GHz. The input and output return loss is more than 10dB. The noise figure of the LNA varies from 3.8 to 6.9dB, with the average noise figure of 4.65dB. The low power consumption of this work leads to the excellent figure of gain-bandwidth product (GBP) per milliwatt     

A sub-1-dB NF±2.3-kV ESD-protected 900-MHz CMOS LNA

A sub-1-dB noise figure HBM ESD-protected [-3 kV, 2.3 kV] low noise amplifier (LNA) has been integrated in a 0.35-μm RF CMOS process with on-chip inductors. The sensitivity of the LNA performances to the spread of parasitics associated with package and bondwire has been attenuated by using an inductive on-chip source degeneration. At 920 MHz and P_dc=8.6 mW, the LNA features: noise figure NF=1 dB, input return loss=-8.5 dB, output return loss=-27 dB, power gain G _p=13 dB, input IIP3=-1.5 dBm. At a power dissipation of 5 mW and 17.6 mW, a NF respectively equal to 1.2 dB and 0.85 dB is measured. The CMOS LNA takes 12 pins of a TQFP48 package, an area of 1.0×0.66 mm² (bondwire pads excluded) and it is the first HBM ESD-protected [-3 kV, 2.3 kV] CMOS LNA to break the 1-dB NF barrier