基于HLS技术的Rijndael算法IP核实现与优化

为了降低传统设计模式在应对大规模SoC设计时带来高复杂度,使用高层次综合HLS技术进行了Rijndael算法IP核的设计、综合与仿真.针对Rijndael算法中的多种运算模块,研究并设计了面向硬件的编码方式及优化方案.通过对比,使用高层次综合技术设计的IP核在各方面都接近或超越了使用传统方式设计的IP核,而设计复杂度大大降低,证明了使用HLS方法进行设计的优越性.     

基于FPGA的基-6FFT算法的设计与实现

介绍了一种基于FPGA的FFT算法的实现——以Altera公司的FLEX10K系列产品为硬件平台,用VHDL语言和电路图完成系统设计描述,用MAX plusⅡ软件进行编译、综合和下载,实现了6点实序列DFT算法,并给出了仿真测试的结果。在FPGA芯片上运行的FFT算法具有速度快且抗干扰能力强的硬件实现的优点,用VHDL语言实现的基于IP核FFT算法具有很好的可移植性,可以重复使用,大大提高了设计效率。     

一种基于HLS的目标跟踪IP核设计方法

视频目标跟踪一直是计算机视觉领域非常重要的一个研究分支,多种目标跟踪算法都有着非常亮眼的跟踪效果。但为了适应更多应用场景,目标跟踪算法的结构不断复杂化,计算量的增加使跟踪精度高的算法难以保证实时性的要求。针对这一问题,提出了一种基于HLS的目标跟踪IP核设计方法,选用目标跟踪领域经典算法——核相关滤波算法（KCF）,通过分析算法原理中的可并行性,从循环和数组两个方面实现算法由串到并的转换,利用高级综合工具（HLS）将优化后算法打包为IP核,充分结合软硬件设计优势,在保证跟踪精度的基础上提高算法运算效率。经验证,目标跟踪IP核的处理速率可达66.7帧/s,满足视频实时跟踪的要求。     

基于IP核的FPGA FFT算法模块的设计与实现

介绍了一种基于IP核的FFT算法的设计与实现方法。FFT IP核允许设置不同的计算参数与结构,可以方便灵活地实现FFT算法。详细分析了FFT IP核的各个参数的意义。研究结果表明,应用FFT IP核能够设计出符合不同性能要求的高性能的傅里叶变换处理模块,缩短开发周期,节约成本。     

基于FPGA流水线结构并行FFT的设计与实现

根据实时信号处理的需求,提出了一种基于FPGA的512点流水线结构快速傅里叶变换(FFT)的设计方案,采用4个蝶形单元并行处理,在Xilinx公司的Virtex7系列的FPGA上完成设计.处理器将基2算法与基4算法相结合,蝶形运算时把乘法器IP核的旋转因子输入端固定为常数,而中间结果用FIFO缓存.采用硬件描述语言verilog完成设计,并进行综合、布局布线,测试结果与MATLAB仿真结果相吻合.     

简化核函数FFT运算复杂度和动态性能的优化

针对简化核函数FFT能提高FFT运算速度却引入一定频谱杂散的问题,讨论了其运算复 杂度和动态性能的优化方法。首先推导简化核函数Cooley-Tukey FFT算法的运算量公式, 给出不同简化点数下的运算量比较;然后通过仿真分析了不同核函数简化点数的频谱杂散分 布 规律;最后综合评价不同简化点数的运算时间和瞬时动态性能。所得结论对宽带数字接收机 的性能优化有一定指导意义。     

基于FSMO的SVM训练核的设计与实现

为了解决支持向量机（Support Vector Machine, SVM）训练的复杂性与实时性,本文提出基于单循环的快速序列最小优化算法（Fast Sequential Minimal Optimization,FSMO）来构建新的SVM训练模型.首先,针对传统序列最小优化算法（Sequential Minimal Optimization,SMO）中待优化乘子选择繁复问题,提出了轮询加随机的优选方法并设计了单循环迭代的FSMO训练架构,降低算法复杂度.其次,采用集中计算体系结构分模块设计了新的SVM训练IP核.并且将该SVM训练IP核移植到FPGA平台上进行了验证与分析.结果表明,相较于传统SMO的训练IP核,在训练准确率相似的情况下,基于FSMO的SVM训练IP核训练速度提升约39%,可节省约47%的硬件资源.     

快速傅立叶变换在声音均衡和频谱中的应用

文中针对数字化音频处理中声音均衡和频谱显示的问题,提出了采用FFT算法的设计方案和具体实现.在介绍FFT算法基本原理的基础上,比较深入地分析其特点,采用FFT算法使时域上表现的声音信号转化为频域信号,分别对各频段处理后,再次由FFT转化回时域,完成声音信号均衡和频谱显示等功能,并给出了具体的实现方案.通过对均衡和频谱显示的处理,总结出对声音信号频率的处理,均可采用时域到频域再回到时域的通用方案.数字化音频处理,是未来音频处理的发展的主要方向.     

基于ZYNQ的运动目标检测系统设计

针对当前运动目标检测系统平台体积大、功耗高的问题,文中基于Xilinx的ZYNQ平台设计了一款运动目标检测系统。ViBe算法是一种前景检测算法,主要包括背景建模、前景检测、模型更新3个部分,具有较好的检测效果。使用Vivado HLS开发工具完成算法部分的开发,通过添加优化指令对算法进行优化,在通过仿真测试后封装成硬件IP核,显著缩短了开发流程。在ZYNQ平台上,采用软硬件协同的方式,PL部分作为算法实现单元,PS部分作为控制核心,通过OV5640进行视频图像的采集,使用VDMA IP核将数据存储到DDR中,在经过处理后将结果通过HDMI输出至显示器显示。实验结果表明,该系统能够实时检测出运动目标,并且该系统体积小,功耗低。     

图像融合IP软核设计与实现

设计并实现了一种针对多聚焦图像融合算法的图像融合IP软核。在ISE环境下实现了图像融合IP软核的Verilog语言描述,之后进行了测试与评估。将融合结果与Matlab处理结果进行对比,验证了文中设计IP软核的准确性。该图像融合IP软核设计方法为其他图像融合算法的IP软核设计建立了基础。     

A dynamic scaling FFT processor for DVB-T applications

This paper presents an 8192-point FFT processor for DVB-T systems, in which a three-step radix-8 FFT algorithm, a new dynamic scaling approach, and a novel matrix prefetch buffer are exploited. About 64 K bit memory space can be saved in the 8 K point FFT by the proposed dynamic scaling approach. Moreover, with data scheduling and pre-fetched buffering, single-port memory can be adopted without degrading throughput rate. A test chip for 8 K mode DVB-T system has been designed and fabricated using 0.18-/spl mu/m single-poly six-metal CMOS process with core area of 4.84 mm/sup 2/. Power dissipation is about 25.2 mW at 20 MHz.     

基于FPGA的数字脉冲压缩系统实现

针对采用线性调频信号的宽带雷达系统,完成单通道高速数据采集和数字脉冲压缩系统的工程实现。系统使用ADS5500完成14位6、0 MSPS的数据采集,使用FPGA实现1 024点的数字脉冲压缩。脉冲压缩模块采用快速傅里叶变换IP核进行设计,可以在脉冲压缩的不同阶段对其进行复用,分别完成FFT和IFFT运算,从而使硬件规模大大减少。系统采用块浮点数据格式以提高动态范围,同时减小截断（或舍入）误差对输出信噪比的影响。     

基于FPGA的24点离散傅里叶变换结构设计

基于Good—Thomas映射算法和ISE快速傅里叶变换IP核,设计了一种易于FPGA实现的24点离散傅里叶变换,所设计的24点DFF模块采用流水线结构,主要由3个8点FFT模块和1个3点DFT模块级联而成。并且两级运算之间不需要旋转因子,整个DFF模块仅仅需要14个实数乘法器,布局布线后仿真工作时钟频率可达200MHz。首先根据Good—Thomas算法将并行的24路输入信号分成3组,每组8路信号,并进行并／串转换,得到3路串行信号;其次。将3路串行信号分别输入至3个FFrIP核模块进行8点FFT运算;然后,将上述3个FFrIP核模块同一时刻输出的3路信号进行3点DFF变换;最后,将得到的3路并行输出信号分别进行串／并转换,得到24路DFF输出信号。此外,设计的24点DFT结构还具有很好的扩展性,通过修改FFTIP核变换点数参数便可实现长度N=3×2^N点DFT。     

A 2.4-Gsample/s DVFS FFT Processor for MIMO OFDM Communication Systems

This paper presents a new dynamic voltage and frequency scaling (DVFS) FFT processor for MIMO OFDM applications. By the proposed multimode multipath-delay-feedback (MMDF) architecture, our FFT processor can process 1-8-stream 256-point FFTs or a high-speed 256-point FFT in two processing domains at minimum clock frequency for DVFS operations. A parallelized radix-2⁴ FFT algorithm is also employed to save the power consumption and hardware cost of complex multipliers. Furthermore, a novel open-loop voltage detection and scaling (OLVDS) mechanism is proposed for fast and robust voltage management. With these schemes, the proposed FFT processor can operate at adequate voltage/frequency under different configurations to support the power-aware feature. A test chip of the proposed FFT processor has been fabricated using UMC 90 nm single-poly nine-metal CMOS process with a core area of 1.88 times1.88 mm² . The SQNR performance of this FFT chip is over 35.8 dB for QPSK/16-QAM modulation. Power dissipation of 2.4 Gsample/s 256-point FFT computations is about 119.7 mW at 0.85 V. Depending on the operation mode, power can be saved by 18%-43% with voltage scaling in TT corner.     

An Indexed-Scaling Pipelined FFT Processor for OFDM-Based WPAN Applications

In this brief, a high-throughput and low-complexity fast Fourier transform (FFT) processor for wideband orthogonal frequency division multiplexing communication systems is presented. A new indexed-scaling method is proposed to reduce both the critical-path delay and hardware cost by employing shorter wordlength. Together with the mixed-radix multipath delay feedback structure, the proposed FFT processor can achieve very high throughput with low hardware cost. From analysis, it is shown that the proposed indexed-scaling method can save at least 11% memory utilizations compared to other state-of-the-art scaling algorithms. Also, a test chip of a 1.2 Gsample/s 2048-point FFT processor has been designed using UMC 90-nm 1P9M process with a core area of 0.97 mm². The signal-to-quantization-noise ratio (SQNR) performance of this test chip is over 32.7 dB to support 16-QAM modulation and the power consumption is about 117 mW at 300 MHz. Compared to the fixed-point FFT processors, about 26% area and 28% power can be saved under the same throughput and SQNR specifications.     

基于NiosⅡ的音频播放器设计与驱动开发

采用TOP—DOWN设计方法,在DE2开发平台上完成音频播放器设计。设计主要包括NiosⅡ软核处理器、音频控制器、I^2C控制器和IDE接口等IP核构成的NiosⅡ系统．在此基础上完成μClinux操作系统移植以及完成基于HAL层的音频驱动器的驱动程序开发,最后用C语言在NiosⅡ系统上编写应用程序进行测试。该实现方法即是下一代消费类电子发展的趋势,也是集成电路发展的一个趋势。     

数字视频对讲系统的全程唇音同步测试方法

全数字视频对讲系统音视频信号的采集、编解码等信号处理是分别进行的,信号在传输过程中将产生不同的延时,这就导致在视频通话过程中出现唇音不同步的现象.提出一种基于非介入式测量技术的全数字视频对讲系统的唇音同步测试方法,适用于对音视频同步性能要求较高的实时全数字视频对讲系统,且不受通信接口、传输协议、加密通信技术等限制.     

基于会议系统混音算法的研究与应用

在多媒体视频会议系统中,语音处理是关键环节,而解决多路混音后的溢出噪声问题是语音处理的核心。现有的混音算法存在音量突变的问题,通过对其分析,找出了最主要的原因。在此基础上,提出了一种改进的算法——自对齐减谱法,经仿真结果表明:该算法消除噪声效果更明显,可用于多媒体视频会议系统中。