长线网预处理的过点分配算法

提出了一个长线网预处理的过点分配算法.该算法不仅考虑了过点和物理连接端的连接费用、总体布线单元边界上不同过点之间的互斥费用,而且考虑了同一线网不同过点之间的错位费用.实验结果表明,该算法极大地提高了详细布线阶段的布线质量和速度,特别是对于长线网而言,效果更为显著.     

基于线网类型分析的过点分配算法

过点分配是布线过程中位于总体布线和详细布线之间的一个步骤,它用于在详细布线之前确定线网在总体布线单元边界上的物理位置．本文提出一种新的过点分配的启发式算法,它基于总体布线后的线网类型的分析,考虑了总体布线单元中障碍对过点分配的影响,把整个布线区域的过点分配问题转化成一系列的单列（行）总体布线单元边界的过点分配问题,然后利用经典的线性分配方法进行过点的分配．     

串扰噪声约束下的过点分配算法

提出了一种在过点分配阶段解决噪声耦合效应问题的算法.该算法采用优先队列同拆线重布策略相结合的方法,控制由互连线耦合电容引起的串扰噪声.算法中,首先按照线长和约束限制,将线网划分到若干个优先队列中.然后,将每个优先队列的过点分配问题转换为线性分配问题.在完成一个线网队列的分配后,通过过点分配后处理过程检查串扰约束满足情况,对违反约束的线网对进行拆除,放入后续线网队列进行重新分配.实验数据表明,该算法能够取得好的效果.     

串扰噪声约束下的过点分配算法

提出了一种在过点分配阶段解决噪声耦合效应问题的算法.该算法采用优先队列同拆线重布策略相结合的方法,控制由互连线耦合电容引起的串扰噪声.算法中,首先按照线长和约束限制,将线网划分到若干个优先队列中.然后,将每个优先队列的过点分配问题转换为线性分配问题.在完成一个线网队列的分配后,通过过点分配后处理过程检查串扰约束满足情况,对违反约束的线网对进行拆除,放入后续线网队列进行重新分配.实验数据表明,该算法能够取得好的效果     

基于精确时延模型考虑缓冲器插入的互连线优化算法

随着VLSI电路集成度增大和特征尺寸的不断减小,连线的寄生效应不可忽略,互连线的时延在电路总时延中占了很大的比例,成为决定电路性能的主要因素.在互连时延的优化技术中,缓冲器插入是最有效的减小连线时延的方法.本文提出了一个在精确时延模型下,在布线区域内给定一些可行的缓冲器插入位置,对两端线网进行拓扑优化,并同时插入缓冲器以优化时延的多项式时间实现内的算法.我们的算法不但可以实现时延的最小化,也可以在满足时延约束的条件下,最小化缓冲器的插入数目,从而避免不必要的面积和功耗的浪费.     

一种时延驱动的VLSI布局方法

时廷特性对于高性能的超大规模集成电路(VLSI)来讲是十分重要的。本文提出了一个新的时延驱动的布局方法。在初始布局中,我们提出了给线网加权的新方法,在迭代改善布局中提出了等位场的概念。实验结果表明:这是一种有效的时延驱动布局方法。     

二向不等距网格上的通道区布线及其实体化

本文讨论了在硅栅或铝栅MOS 电路工艺中,利用单层金属布线完成自动布线时所存在的二向不等距网格上的布线问题,提出了解决的方法并给出了实际应用的结果,结果表明,在绝大部分情况中,可在不影响布线精度的前提下令人满意地解决上述问题.     

FAME:一个标准单元模式下基干最小割和枚举的快速详细布局算法

随着制造工艺的快速进步,超大规模集成电路的物理设计技术在速度和质量上面临很大挑战.提出了一个快速详细布局算法以适应这种要求.算法继承总体布局得到的单元全局最佳位置,然后采用局部优化将单元精确定位.FM最小割和局部枚举方法分别用于优化Y和X两个方向的连线长度,这两个方向的优化在同一迭代过程中交替进行.另外,采用改进的枚举策略加速算法,对于有障碍和宏模块情况下的布局也加以讨论.实例测试结果表明,FAME的运行速度比RITUAL快4倍,并使总连线长度平均减小5%.     

优化层分配的无网格详细布线算法

H—V布线模式下产生通孔的根本原因是由于不同线网间存在几何重叠或交叉；标准单元内布线主要应用多晶硅层与单金属层的布线层资源，考虑到不同层间相异的导电特性，文章提出了一种算法，基于网段拓扑交叉分析实现最大化金属层及最小化多晶层分配，优化线网通道分配与线长，同时满足通孔最小化。     

一种用于三层布线的分层算法

随着VLSI/LSI技术的发展,多层布线已能够实现。互连网络的分层问题就是要使得互连网络所需的通孔数最少。在通孔最小化问题中,如果布图拓扑逻辑已给出,这类问题被称为受限的通孔最小化(CVM)问题。本文针对三层布线中的CVM问题提出了一种分层算法,使得布图所需的通孔数最小化。应用此算法能获得比文献中所述更少的通孔数。     

面向VLSI版图复用技术的二维层次式压缩算法

面对 VLSI生产工艺的不断更新 ,利用已有的版图 ,迅速获得适应新工艺的新版图 ,已成为市场上实际的需求 .提出的基于约束图的压缩算法 ,是面向全芯片压缩的二维压缩算法 .它采用层次式压缩策略 ,“落叶池”等新的数据结构 ,在压缩过程中放松模块间的连线 ,具有自动加入拐弯的功能 .从两个例子的压缩结果 ,可以看出这是一个实用的新压缩算法     

时延驱动的VLSI版图规划算法

本文提出了时延驱动布图规划的思想。在用改进的广义力矢量法优化功能单元间连线时延的同时，运算非线性规划的方法进一步优化关键路径上功能单元的时延及连线时延。结果表明，这是一种有效的优化版图时延的方法。     

精确时延模型下满足时延约束的缓冲器数目最小化的算法

提出了在精确时延模型下,满足时延约束的缓冲器数目最小化的算法.给出一个两端线网,该算法可以求出满足时延约束的最小缓冲器数目.运用高阶时延模型计算互连线的时延,运用基于查找表的非线性时延模型计算缓冲器的时延.实验结果证明此算法有效地优化了缓冲器插入数目和线网的时延,在二者之间取得了较好的折中.算法的运行时间也是令人满意的     

VLSI电路中互连线的延迟及串扰的数值模拟

用数值计算方法详细地模拟了VLSI电路中金属互连线的延迟及串扰.模拟结果表明:互连线宽W同互连线节距P之比W/P=0.5~0.6是获得最小时间延迟并满足串扰限制的最佳尺寸,模拟还给出了用铜代替铝金属线及用low-k电介质(ε_low-k=0.5ε_SiO2)代替SiO₂后,延迟及串扰的改善程度.     

精确时延模型下满足时延约束的缓冲器数目最小化的算法

提出了在精确时延模型下,满足时延约束的缓冲器数目最小化的算法.给出一个两端线网,该算法可以求出满足时延约束的最小缓冲器数目.运用高阶时延模型计算互连线的时延,运用基于查找表的非线性时延模型计算缓冲器的时延.实验结果证明此算法有效地优化了缓冲器插入数目和线网的时延,在二者之间取得了较好的折中.算法的运行时间也是令人满意的.