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采用扩展汉明码,实现了对汉明码纠、检错功能的扩展,使其功能扩展至一位纠错、两位检错。并且利用Verilog硬件语言对该编、解码方法进行了程序设计及仿真,最后下载至FPGA实现。结果证明,这种扩展汉明码的编、解码方法在不显著增加硬件资源的基础上,提高了传输数据的可靠性,具有非常现实的意义。 相似文献
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本文详细介绍了RS(255,191)编解码器的设计,按照自上而下的设计流程给出了算法的FPGA实现。根据编解码器的不同特点,采用不同方法实现GF(28)乘法器。编码器采用并行结构、解码器采用并行无逆的BM算法实现关键模块,求逆器采用查表方法。在资源占用允许的同时最大限度提高编解码速度。 相似文献
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基于FPGA的高速RS编解码器设计与实现 总被引:1,自引:0,他引:1
详细介绍了RS( 255,191)编解码器的设计,按照自上而下的设计流程给出了算法的FPGA实现.根据编解码器的不同特点, 采用不同方法实现GF(28)乘法器.编码器采用并行结构、解码器采用并行无逆的BM算法实现关键模块,求逆器采用查表方法.采用以上方法的组合,使得在资源占用允许的同时最大限度地提高了编解码速度. 相似文献
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设计了一种适用于H.264/AVC标准的CAVLC硬件编码器,在电路实现中将编码流程并行处理,安排了紧凑的控制时序,同时针对算法原理设计了提取数据特征的专用电路单元,减少了后续模块运算的复杂性,从而完成了数据的高效编码。仿真结果表明,在工作频率181 MHz的情况下,设计的数据吞吐率为41.97 Msample/s。在SMIC 0.18μm工艺下综合结果显示,最大频率为181 MHz时,电路规模为2 660门。 相似文献
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为提高整个系统时间的同步精度,以便为测量设备提供可靠的时间信息和标准频率信号,给出了一种基于FPGA的IRIG-B编解码器的设计与实现方法。新系统基于模块化设计,其中编码部分完成标准时间信息及相应的BCD码的产生,并在标准时间BCD码中加入帧开始标志位、位置识别标志和索引标志识别,从而将BCD格式的时间信息变成IRIG-B格式码,同时数据并串处理可通过FPGA的一个I/O端口发送串行数据。解码部分则完成串行IRIG-B格式码的接收并判断帧开始标志位和位置识别标志,再解出相应原始时间信息并存储到双端口的RAM中,最后以并行方式输出。 相似文献
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在基于ISO/IEC18000-6C协议的超高频读写器系统设计中,密勒调制副载波编解码设计是超高频读写器系统设计中的关键技术之一。在研究密勒调制副载波序列特点的基础上,提出一种基于FPGA并运用VerilogHDL硬件描述语言实现的密勒调制副载波编解码设计方法,并利用Altera公司CycloneI系列EP1C12Q芯片与Verilog HDL硬件描述语言实现。仿真结果表明,采用FPGA完成密勒调制副载波编解码设计,编解码模块输出完全正确,处理速度快,达到了设计预期要求,编解码设计具有效率高、扩展性强、方便集成等优点。 相似文献
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基于H.264解码中CAVLC的优化 总被引:1,自引:0,他引:1
文章介绍了视频编解码标准H.264解码器的解码流程,并分析了解码器中的熵编码原理与过程.针对解码过程中所查码表的特点,提出了把码表适当分块来缩小其查表范围的优化方法。从而提高解码器在熵编码过程中的解码速度,以满足实时性的要求。 相似文献
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In this paper, we propose hardware architecture for a high‐speed context‐adaptive variable length coding (CAVLC) decoder in H.264. In the CAVLC decoder, the codeword length of the current decoding block is used to determine the next input bitstreams (valid bits). Since the computation of valid bits increases the total processing time of CAVLC, we propose two techniques to reduce processing time: one is to reduce the number of decoding steps by introducing a lookup table, and the other is to reduce cycles for calculating the valid bits. The proposed CAVLC decoder can decode 1920×1088 30 fps video in real time at a 30.8 MHz clock. 相似文献
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This paper proposes a novel cost-effective and programmable architecture of CAVLC decoder for H.264/AVC, including decoders
for Coeff_token, T1_sign, Level, Total_zeros and Run_before. To simplify the hardware architecture and provide programmability,
we propose four new techniques: a new group-based VLD with efficient memory (NG–VLDEM) for Coeff_token decoder, a novel combined
architecture (NCA) for level decoder, a new group-based VLD with memory access once (GMAO) for Total_zeros decoder and a new
VLD architecture based on multiplexers instead of searching memory (MISM) for Run_before decoder. With the above four techniques,
the proposed CAVLC decoder can decode every syntax element within one clock cycle. Synthesis result shows that the hardware
cost is 3,310 gates with 0.18 μm CMOS technology at a clock constrain of 125 MHz. Therefore, the proposed design is satisfied
for real-time applications, such as H.264/AVC HD1080i video decoding.
相似文献
Shunliang MeiEmail: |
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提出了一种基于FPGA的H.264视频解码的IP核设计方案,对以NIOS Ⅱ软件处理器为内核的SOPC系统进行了优化,对CAVLC熵解码进行了优化。CAVLC熵解码模块硬件加速的方法,与无硬件加速的NIOS Ⅱ软件解码方法相比,缩短了解码耗时,使基于FPGA的H.264视频实时解码和播放成为可能。 相似文献
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针对H.264解码器的参考模型JM对CAVLC算法的查表部分进行分析,并提出了改进的算法.其中提出了三种改进的算法,分别为分组子表法、二叉树法和二又树子表混合法.通过上述三种方法的优化,使查表过程中可以避免对这个码表进行查找,节省了查表时间,提高了查表速度. 相似文献
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