一种适用于开关电容电路的MOS开关栅增压电路

提出了一种新的MOS器件栅增压电路,它在减小MOS开关导通电阻的同时,减少了衬偏效应以及MOS开关输出信号的失真. 该电路采用了0.13μm 1.2V/2.5V CMOS工艺,HSPICE的仿真结果表明该栅增压电路适用于高速低电压开关电容电路.     

一种适用于开关电容电路的MOS开关栅增压电路

提出了一种新的MOS器件栅增压电路,它在减小MOS开关导通电阻的同时,减少了衬偏效应以及MOS开关输出信号的失真.该电路采用了O.13μm 1.2V/2.5V CMOS工艺,HSPICE的仿真结果表明该栅增压电路适用于高速低电压开关电容电路.     

自对准MOS工艺

现今由于使高封装密度的MOS电路实现了大规模集成,但它的开关速度仍较低,其限制因素主要是MOS晶体管栅与漏之间的电容。这种电容可以用硅栅或离子注入源、漏区的自对准方法来降低。一种新的称之为“自对准厚氧化物”工艺(Self-Aligned Thick-Oxide,简称SATO)的自对准栅方法则可更灵活和更可靠。它更多的采用和标准MOS器件一样的工艺,但却允许在片子上作两层或者三层互连,并允许广泛选用栅绝缘材料及栅电极材料。它能够按标准MOS电路所使用的同样掩模来加工,从而提高了速度。在标准MOS电路中,栅与漏重叠的典型值大约是5微米,而由于加工过程中掩模的误对准则往往可能重叠10微米之多。虽然5或10微米并不算限大,可是重叠面积     

VMOS——一种新的MOS集成电路工艺

1.引言近年来,MOS数字集成电路向着高速复杂电路的方向发展。为了使电路的产量高成本低,要求增加器件的封装密度并尽可能保持不严格的尺寸对准容差。改进封装密度和工作速度要求缩短器件的沟道。可是,在标准MOS器件中,缩短沟道往往带来比器件本身电容要大的寄生电容,而且用普通工艺制作的短沟道MOS晶体管的击穿电压比较低。现在采用了各种工艺来减小寄生电容,诸如硅栅工艺、平面氧化工艺、离子注入工艺等。这些工艺是自对准的,减少了栅与源及漏的覆盖电容。     

功率集成电路TID加固环栅器件研究现状综述

总结了标准工艺下功率集成电路中总剂量辐射(TID)加固环栅MOS器件与环栅功率器件的研究现状,归纳了不同结构形态的环栅器件的性能优劣,推荐8字形环栅MOS器件、华夫饼功率器件及回字形LDMOS器件结构用于功率集成电路的TID加固设计。同时,阐述了现有环栅MOS器件等效W/L的建模情况,提出保角变换是环栅MOS器件等效W/L精确建模的重要方法,最后还给出了环栅器件建库的基本流程。     

一种环形栅LDMOS器件的宏模型

提出了一种适用于环形栅LDMOS器件的子电路宏模型。基于对环形栅LDMOS器件结构的分析,将环形栅LDMOS器件分为两个部分,一个是中间的条形栅MOS部分,使用常规的高压MOS模型；另一个是端头部分,为一个圆环形栅极MOS器件,采用了一个单独的模型。基于40 V BCD工艺的N沟道LDMOS器件进行模型提取与验证。结果表明,建立的宏模型具有较强的几何尺寸缩放功能,对于不同尺寸的器件都具有较高的拟合精度,并且模型能够兼容当前主要的商用电路仿真器Hspice和Spectre。     

基于体硅衬底制作全耗尽FinFET器件的工艺方案

随着MOS器件缩小到纳米尺寸,为了改善器件性能,三维全耗尽FinFET器件受到广泛关注和研究.基于体硅衬底,已实现不同结构的FinFET,如双栅、三栅、环栅等结构.不同于SOI衬底FinFET,对于双栅或三栅结构,体硅衬底制作FinFET可能存在源漏穿通问题,对于环栅FinFET器件,工艺实现是一个很大的挑战.综述了目前解决源漏穿通问题的各种工艺方案,提出了全新的基于体硅衬底制作环栅FinFET的工艺方案,并展示了关键步骤的具体工艺实验结果.     

新型的低高压MOS接口电路

本文介绍一种由八个高压MOS器件组成的低高压MOS接口电路.它采用与目前国际上先进的NMOS大规模集成电路工艺技术完全兼容的N阱硅栅等平面CMOS工艺,而不需要附加任何工艺步骤.本文描述了高压MOS器件的物理模型,介绍了器件结构和工艺设计,并给出了高压MOS器件的漏击穿电压时沟道长度、漂移区长度、离子注入剂量和延伸源场极的关系的实验结果.这种高压MOS器件的漏击穿电压最大可达400V(在零栅偏压时),最大饱和漏电流可达35mA(在栅压为10V时),而导通电阻低到600(?)(在栅压为10V时).     

堆叠栅介质MOS器件栅极漏电流的计算模型

采用顺序隧穿理论和传输哈密顿方法并考虑沟道表面量子化效应,建立了高介电常数堆叠栅介质MOS器件栅极漏电流的顺序隧穿模型。利用该模型数值,研究了Si3N4/SiO2、Al2O3/SiO2、HfO2/SiO2和La2O3/SiO2四种堆叠栅介质结构MOS器件的栅极漏电流随栅极电压和等效氧化层厚度变化的关系。依据计算结果,讨论了堆叠栅介质MOS器件按比例缩小的前景。     

氧化铝互补型金属-氧化物-半导体集成电路的制作

引言在金属—氧化物—半导体(以下简称“MOS”)器件中,作为栅绝缘层的介质薄膜是器件的主要部分,器件的工作和特性对其性能很敏感。因此在MOS工艺中着重于这层氧化物的制备。对于多数非临界使用的情况下,通常商用硅作栅氧化物的MOS器件及集成电路还是适用的。其工艺过程现已能较好地控制,并已相当地简化了。更多良好的试验结果也已获得,因此给低成本MOS电路的大规模集成电路(LSI)未来发展提供了保证。然而,对于某些较苛刻的要求,就遇到了两个可靠性方面的问题:(1)极微量的杂质在该薄膜中的迁移,特别     

CMOS集成电路中ESD保护技术研究

分析ESD失效的原因和失效模式,针对亚微米CMOS工艺对器件ESD保护能力的降低,从工艺、器件、电路三个层次对提高ESD保护能力的设计思路进行论述。工艺层次上通过增加ESD注入层和硅化物阻挡层实现ESD能力的提高;器件方面可针对电路的特点,选择合适的器件(如MOS,SCR,二极管及电阻)达到电路需要的ESD保护能力;电路方面采用栅耦和实现功能较强的ESD保护。     

一种新颖的高可靠电路结构——双栅高压MOS电路

随着功率半导体技术的日益发展,功率半导体器件和电路的应用领域也愈来愈广阔,例如等离子显示,马达驱动、通讯及家用电器等.因此对功率半导体器件的电流要求愈来愈大,对器件的可靠性要求也更高.如何实现大电流的要求,主要方法是增加功率MOS器件的宽长比或重复单元来实现,如何有效地抑制二次击穿,提高器件的可靠性,就是本文作的尝试.我们采用双栅结构制备高压MOS电路获得较满意的结果.一、双栅高压MOS电路特点及工作原理常规的单栅MOS高压电路结构如图1所     

SOI 动态阈值MOS 研究进展

随着器件尺寸的不断缩小,传统MOS器件遇到工作电压和阈值电压难以等比例缩小的难题,以至于降低电路性能,而工作在低压低功耗领域的SOI DTMOS可以有效地解决这个问题。本文介绍了四种类型的SOI DTMOS器件．其中着重论述了栅体直接连接DTMOS、双栅DTMOS和栅体肖特基接触DTMOS的工作原理和性能．具体分析了优化器件性能的五种方案,探讨了SOI DTMOS存在的优势和不足。最后指出,具有出色性能的SOI DTMOS必将在未来的移动通讯和SOC等低压低功耗电路中占有一席之地。     

共蒸发硅化铌的性能和组织结构

耐熔金属硅化物与掺杂多晶硅结合作为金属—氧化物—半导体(MOS)器件的栅电极和集成电路的内联线材料已成功的应用于超大规模集成电路(VLSI)技术中。一般对难熔金属硅化物如TiSi_2、TaSi_2、WSi_2等研究得较多,对NbSi_2研究得较少。本文用超高真空双枪电子束蒸发系统在多晶硅/SiO_2/Si和SiO_2/Si两种衬底上沉积     

先进工艺对MOS器件总剂量辐射效应的影响

器件栅氧厚度的减小、场氧工艺的改变以及衬底材料的不同等都将导致MOS器件的总剂量辐射效应发生改变.亚阈斜率、阈值电压漂移、衬底技术和场氧抗辐射能力已经成为器件按比例缩小给器件带来冲击的最主要的四个方面.综述了上述条件、高k介质/硅系统以及选择SOI材料作为衬底材料对MOS器件总剂量辐射效应的影响.     

用于制作VLSI器件的难熔金属和金属硅化物

难熔金属和金属硅化物已用于制作超大规模集成电路的接触和互连。硅衬底上的难熔金属的接触电阻率现已可作到低至～10~(-7)Ω·cm~2。采用难熔金属,各种VLSI工艺过程中产生的MOS氧化物陷阱就可用高温退火(≥550℃)予以消除。随着超大规模集成电路的器件继续按比例缩小,寄生电阻对于提高器件性能来说就会是一个主要限制。在MOS器件中,难熔金属硅化物可用来减小源漏电阻和栅电阻。如果栅材料采用纯的硅化物(并非多晶硅难熔金属硅化物),还可以提高CMOS的性能。本文讨论有关使用难熔金属和金属硅化物来提高超大规模集成电路器件性能的一些最新进展。     

纳米级MOS器件中电子直接隧穿电流的研究

文章从分析量子力学效应对纳米级MOS器件的影响出发,采用顺序隧穿理论和巴丁传输哈密顿方法,建立了纳米级MOS器件直接隧穿栅电流的计算模型。通过和实验数据的比较,证明了该模型的有效性。计算结果表明,在纳米级MOS器件中,采用SiO2作栅介质时,1.5 nm厚度是按比例缩小的极限。该计算模型还可以用于高介电常数栅介质和多层栅介质MOS器件的直接隧穿电流的计算。     

Power MOSFET栅电荷分析及结构改进

本文从驱动电路设计者的角度对MOS器件的输入电容和密勒电容进行了详细分析,并从器件基本原理上,对决定栅电荷的寄生元件在不同的栅电压下对栅电荷的作用进行了系统的阐述.最后总结了当前国际上为降低栅电荷提出的最新MOS器件结构.     

第三代TrenchMOS技术开发成功

位于美国加州Sunnyvale的Philips半导体公司是皇家Philips电子公司的一个分部,它所推出的第三代TrenchMOS（深槽MOS）工艺技术,可以将以MOSFET为基础的电路单元的尺寸进一步缩小。这项工艺技术是针对奔腾4甚至更新一代微处理器的技术要求而开发的。采用此项工艺技术以后,器件的单元密度可以达到50M单元/平方英寸。 此项工艺可以制成200V以下的MOS器件,可以广泛应用于dc/dc变换器,电压调节器,和syncFET等器件之中。现在推出的产品是属于这类器件中25到30V这一档的器件。 第三代工艺技术的特点包括:低阻的特殊导电层,方块电阻可达22mΩ/mm2-比现在一代工艺制成的电阻低40％。亚微米的槽宽降低了栅漏电容,减少了栅极电     

栅隧穿电流分量研究

MOS器件尺寸缩减,导致栅氧化层厚度急剧减小,引起栅隧穿电流的迅速增大,对MOS器件特性产生了很大影响。该文基于此,重点分析和研究了栅隧穿电流分量及其特性,并针对四端MOS器件给出了相应的栅隧穿电流分量测试原理及构思。