H.264/AVC中基于全零块的预测模式选择

多种预测模式的采用是H.264/AVC的特点,但带来了大量的计算。针对该问题,将全零块检测技术推广应用于H.264/AVC视频编码中对多种预测模式的快速选择,提出一种模式选择的快速算法。使用该算法,通过一些简单的比较等操作,就能跳过对某些预测模式的选择,减少了H.264/AVC视频编码器的运算复杂度。     

H.264及AVS双模视频解码器中帧内预测的硬件设计与实现

根据H.264/AVC及AVS的特点,设计出一种适合于帧内预测解码的硬件实现方式,并根据H.264和AVS帧内预测运算上的相似性提出了基于可重构的并行结构,有利于提高解码速度,并将该结构配合其他设计好的解码器模块,在FPGA上实现了高准清晰度的H.264及AVS视频的实时解码。     

H.264帧内预测模式选择的快速算法分析

帧内预测是H.264/AVC的一个重要组成部分,它充分利用了图像的空间相关性,提高了压缩效率,对编码器的整体性能提高具有重要作用。然而其运算复杂度很高,不能满足实时视频的要求。因此,近几年很多文章提出了H.264帧内预测模式选择的快速算法,它们对H.264/AVC实现实时编码做出了很大贡献。本文就是对近年来的提出的各种帧内预测模式选择的快速算法的进行了实际验证,并且分析了每种算法的优缺点。     

H.264/AVC的复杂度分析以及实时实现

新发展的H.264/AVC比原有的视频编码标准大幅度提高了编码效率,但其运算复杂度也大大增加,影响了其推广。本文简要分析了H.264/AVC的复杂度,并指出对其优化的途径,提出了对其中的帧内预测编码和多尺度块模式搜索运动估计等主要模块的优化算法。实验结果显示可以实现对CIF格式的图像进行实时编码。     

H.264/AVC解码端帧内预测的设计与实现

本文根据H.264/AVC标准中帧内预测的特点,分析了帧内预测的所有预测模式.提出了一种适合于帧内预测的硬件电路结构,有效地减少了电路面积,并提高了解码的性能.该帧内预测硬件电路,使用Verilog HDL硬件描述语言编写代码,同时进行了仿真和验证,并在0.18um CMOS工艺库下进行综合,最高频率能够达到142 MHz.     

一种H.264/AVC视频编码并行算法

针对H.264/AVC视频编码串行算法编解码耗时长的问题,提出一种新的基于动态调度的H.264/AVC视频编码并行算法.以画面组为并行编码单元,各个并行计算单元之间采用全局通信模式,即Master-Worker模式进行互相通信,可降低并行编码的通信成本.实验结果验证了该算法在H.264/AVC视频编码应用中的优越性,能够保证视频的质量,且具有较高的编码加速比.     

一种利用宏块直方图的快速帧间预测方法*

针对H.264/AVC编码复杂度高难以实时应用的缺陷,在深入研究H.264/AVC中重要且耗时的帧间预测编码技术的基础上,提出了一种融合宏块直方图分布信息的分层逐级预判的快速帧间预测算法。仿真实验结果表明,提出算法与H.264/AVC标准算法相比,在保持重建视频图像质量和输出码流结构的前提下,平均节省编码时间约70%,改善了编码复杂度与编码实时性,保持了H.264/AVC低码率的编码优势。该算法有效地提高了H.264/AVC的编码效率。     

H.264/AVC帧内预测模式选择算法研究

H.264/AVC采用空间域上的帧内预测技术,进一步提高了编码效率,但由于H.264/AVC支持的帧内预测模式数较多,使预测的复杂度大幅度增加。详细分析了帧内预测模式的选择过程,提出一种快速的率失真优化(RDO)模式下的快速Intra_4×4模式选择算法,该算法根据SATD(SumofAbsoluteTransformedDifference)以及相邻块的预测模式之间的相关性等特征,预先排除了超过65%可能性小的Intra_4×4模式,避免了不必要的计算,从而大幅度降低帧内预测的复杂度,同时基本保持了H.264/AVC的编码性能。     

一种基于H.264/AVC的帧内预测模式选择快速算法

视频编码标准H.264/AVC用帧内和帧间模式预测来提高率失真性能。但是这种多模式选择和穷举式搜索大大增加了编码复杂度。本文提出了一种帧内预测模式选择快速算法,其i核心思想是根据已确定的Intra_16x16最优预测模式来削减Intra_4x4块的预测模式数。通过本算法,可在比特率和PSNR值基本上不变的情况下使得H.264/AVC编码时间大为降低。     

H.264/AVC中1/4精度内插算法的硬件设计与实现

为了快速地进行H.264/AVC中1/4精度像素内插,提出并实现了一种适用于H.264中1/4像素精度的内插算法的硬件设计。其中对亮度分量,设计了一种将2维滤波转换为1维滤波,4个滤波器并行处理,同时采用流水线技术和用移位加代替乘法运算的硬件架构;对色度分量,用移位加代替乘法运算进行1/8像素精度的内插。实践表明,此架构可满足标清及高清要求,且速度快,面积小。     

基于FPGA的H.264帧内预测实现和优化

在使用硬件电路进行H.264编码时,为提高帧内预测运算速度,减少硬件电路面积,提出一种基于现场可编程门阵列(FPGA)的H.264帧内预测硬件电路的实现和优化解决方案。利用FPGA的并行处理能力和同模式下帧内预测数据冗余对硬件电路进行优化。使用Verilog语言进行模块设计,仿真平台为Modelsim,在Altera CycloneII EP2C20F484C上的实现,验证了该硬件电路结构的高效性及实用性。     

基于帧内预测模式调制的HEVC信息隐藏方法

为了进一步提高HEVC信息隐藏过程中的嵌入效率,提出了一种HEVC帧内预测模式调制的信息隐藏方法。该方法根据密钥生成每个CTU的空间点阵维数N(N=2,3,4),利用帧内预测模式选取规则选出N个顶角处的帧内预测模式,通过空间点阵映射算法计算出映射值 F;然后从秘密信息比特文件中读取 N 个比特,转换成十进制数D。实现了在N个帧内预测模式中最多改变一个模式即可嵌入N个比特秘密信息。实验验证该方法具有高嵌入效率、小码率增加以及视频质量几乎没有下降的特性,通过抗隐写实验证实所提方法有高隐蔽性。     

基于FPGA的AVS编码器帧内预测实现

针对帧内预测的快速算法,由于DSP架构软件顺序执行的局限性难以满足实时性要求,而FPGA以其高速的计算速度和强大的并行处理能力成为H.264和AVS编解码的理想平台。本文在FPGA平台上采用资源共享、高并行和多流水线结构实现了亮度帧内预测算法。该方法在分析AVS帧内亮度5种预测模式的基础上,将像素预测与模式判决在一个模块中完成,并且利用各模式预测的相似性,实现运算单元共享和多种模式并行执行,兼顾了处理速度和实现代价。仿真及综合结果表明该设计能够完全满足标清(704×576,30f/s)数字视频的实时处理要求。     

Fully pipelined real time hardware solution for High Efficiency Video Coding (HEVC) intra prediction

A fully pipelined hardware accelerator for the High Efficiency Video Coding (HEVC) intra prediction is presented in this paper in order to reduce the computation complexity coming with this module and to accelerate the concerned calculations. Two reconfigurable structures are developed in this paper, the first one concerns angular modes and is identified as Processing Element for Angular (PEA) modes, the other is made in order to handle with the Planar mode and is identified as Processing Element for the Planar (PEP) mode. Each structure is repeated in five paths, that our architecture composed of, working in parallel way. This architecture supports all intra prediction modes for all prediction unit sizes. The synthesis results show that our design can run at 219 MHz for Xilinx Virtex 6 and is capable to process real time 110 1080p frames per second or 24 4K frames per second.     

AVS编码器帧内预测模块

通过对AVS(Audio and Video Standard,音视频编码标准)标准中帧内预测算法的分析,提出了一种新的适用于AVS编码器帧内预测模块的优化设计方案.设计中使用两维滤波单元,简化了参考数据选择机制;使用设计的基本预测单元PE(Primary Element)构造运算单元阵列对当前块进行并行处理,提高了预测速度;设计了脉动阵列用于实现复杂色度Plane模式的预测.基于Verilog HDL语言在FPGA上实现该设计并在ModelSim上进行仿真,结果表明,本设计提高了编码效率以及降低硬件资源的消耗,并满足实时编码高清视频的要求.     

A low energy intra prediction hardware for high efficiency video coding

Intra prediction algorithm in the recently developed high efficiency video coding (HEVC) standard has very high computational complexity. Therefore, in this paper, we propose pixel equality and pixel similarity based techniques for reducing amount of computations performed by HEVC intra prediction algorithm and, therefore, reducing energy consumption of HEVC intra prediction hardware. The proposed techniques significantly reduce the amount of computations performed by 4 × 4 and 8 × 8 luminance angular prediction modes with a small comparison overhead. Pixel equality based technique does not affect the PSNR and bit rate. Pixel similarity based technique increases the PSNR slightly for some video frames and it decreases the PSNR slightly for some video frames. We also designed and implemented a low energy HEVC intra prediction hardware for 4 × 4 and 8 × 8 angular prediction modes including the proposed techniques using Verilog HDL. The proposed techniques significantly reduce the energy consumption of this HEVC intra prediction hardware.     

一种HEVC帧内预测算法的动态自重构实现方法

高效视频编码HEVC中帧内预测算法在专用硬件上的实现无法满足在高清和移动视频等多种应用场景间灵活切换的需求,导致编码性能差,硬件资源利用率不高。针对这一问题,提出一种新的帧内预测算法在可重构阵列处理器上的实现方法。该方法基于状态监测机制监测处理单元的执行状态,监测到空闲状态的处理单元则下发新的执行任务,根据处理单元的执行状态实现不同映射方案间的灵活切换,达到算法执行过程的动态自重构。实验结果表明,与帧内预测算法在专用处理器上的实现相比,本文方法在提高灵活性的同时,硬件资源使用减少了33.6%,算法执行的时钟周期数减少了16.2%。不同测试序列经过整个I帧环路测试的结果,与HM16.7官方软件的测试结果相比,平均图像质量有所提高。     

H．264帧内方向预测的研究

在H．264视频编解码标准中,帧内4×4亮度块的预测模式有9种。在对这些预测模式的预测能力进行分析后．发现在不同帧内预测模式预测能力存在差异。为了解决这一问题,提出了一种更改编解码次序的方法对预测能力较差的模式进行编解码。实验结果表明该方法可以使预测能力较差的模式的预测能力得到改善．     

H.264快速帧内预测模式选择算法

为降低视频图像帧内预测的复杂度,提出一种快速的帧内预测模式选择算法。根据图像的自身特征和预测模式的统计特征,参考DC模式提前终止算法和像素快速选择算法中的阈值判断准则,结合8种帧内预测模式中最优模式和次优模式的方向相关性,进一步减少预测的计算量。实验结果表明,该算法能降低30%~45%的帧内预测计算量,同时保持视频的图像质量基本不变。     

H.264帧内预测算法的优化及应用

现存的视频压缩方法, 大多为提高视频的压缩效果和减少压缩时间, 而采用电路复杂并且造价高昂硬件电路. 针对该情况, 文章根据帧内预测算法的准确性与高效性, 采用H.264帧内预测算法并对其进行优化, 在此基础上设计硬件电路, 后结合JPEG图像压缩算法对视频进一步压缩,从而达到简化硬件电路、缩短编码时间、提高数据的传输速率与可靠性的目的. 测试表明, 研究能够达到上述目的且具有相对成本低廉的市场优势, 在无线视频监控领域上具有较好的发展前景.