一种14位85 MS/s流水线型ADC

基于0.18μm CMOS工艺设计与实现了一种14位85 MS/s流水线型模数转换器(ADC)。采用多种低功耗设计技术来降低系统功耗和面积,包括无采样保持电路前端和运算放大器共享等技术。在无数字校准的条件下,在3.3 V电源电压、85 MHz的时钟频率和70 MHz正弦输入信号频率下,达到了67.9 dBFS的信噪比(SNR)以及82.2 dBFS的无杂散动态范围(SFDR)。该ADC功耗为322 mW,面积为0.6 mm²,适合用于需求低功耗ADC的通信系统中。     

一种新型的用于高速串行接口的发送器

本文提出了一种新型的适用于USB2．0高速模式下(480Mb／s的数据传送率)的发送器电路。发送器主要由前置驱动电路和主驱动电路组成。前置驱动电路和主驱动电路分别由8级延迟单元和8级驱动单元组成。通过控制延迟单元的延迟时间和改变电路级数，可控制输出数据信号特性。电路设计基于TSMC的CMOS 0．25μm混合信号模型。电路仿真表明输出信号速率达到480Mb／s，并且高低电平幅值和上升下降时间符合USB2．0协议要求。     

用于14位210 MS/s电荷域ADC的4.5位子级电路

该文提出了一种用于高速高精度电荷域流水线模数转换器(ADC)的电荷域4.5位前端子级电路。该4.5位子级电路使用增强型电荷传输(BCT)电路替代传统开关电容技术流水线ADC中的高增益带宽积运放来实现电荷信号传输和余量处理,从而实现超低功耗。所提4.5位子级电路被运用于一款14位210 MS/s电荷域ADC中作为前端第1级子级电路,并在1P6M 0.18 μm CMOS工艺下实现。测试结果显示,该14位ADC电路在210 MS/s条件下对于30.1 MHz单音正弦输入信号得到的无杂散动态范围为85.4 dBc,信噪比为71.5 dBFS, ADC内核面积为3.2 mm²,功耗仅为205 mW。     

一种14位100 MS/s的流水线模数转换器

设计了一种14位100 MS/s的流水线模数转换器(ADC)。采样保持电路与第1级2.5位乘法数模转换器(MDAC1)共享运放,降低了功耗。提出了一种改进的跨导可变双输入开关运放,以满足采样保持和MDAC1对运放的不同要求,并消除记忆效应和级间串扰。ADC后级采用5级1.5位运放共享结构。基于0.18 μm CMOS工艺,ADC核心面积为1.4 mm²。后仿真结果表明,在1.8 V电源电压下,当采样速率为100 MS/s、输入信号频率为46 MHz时,ADC的信噪比(SNR)为82.6 dB,信噪失真比(SNDR)为78.7 dB,无杂散动态范围(SFDR)为84.1 dB,总谐波失真(THD)为-81.0 dB,有效位数(ENOB)达12.78位。ADC整体功耗为116 mW。     

用于14位210 MS/s电荷域ADC的采样保持前端电路

该文提出一种用于电荷域流水线模数转换器(ADC)的高精度输入共模电平不敏感采样保持前端电路。该采样保持电路可对电荷域流水线ADC中由输入共模电平误差引起的共模电荷误差进行补偿。所提出的高精度输入共模电平不敏感采样保持电路被运用于一款14位210 MS/s电荷域ADC中,并在1P6M 0.18 μm CMOS工艺下实现。测试结果显示,该14位ADC电路在210 MS/s条件下对于30.1 MHz单音正弦输入信号得到的无杂散动态范围为85.4 dBc,信噪比为71.5 dBFS,而ADC内核功耗仅为205 mW,面积为3.2 mm²。

     

一种12位80 MS/s CMOS流水线ADC设计

介绍了一种12 bit 80 MS/s流水线ADC的设计,用于基带信号处理,其中第一级采用了2.5 bit级电路,采样保持级采用了自举开关提高线性,后级电路采用了缩减技术,节省了芯片面积.采用了折叠增益自举运放,优化了运放的建立速度,节省了功耗.芯片采用HJTC0.18μm标准CMOS工艺,1.8 V电压供电,版图面积2.3 mm × 1.4 mm.版图后仿真表明,ADC在8 MHz正弦信号1 V峰值输入下,可以达到11.10 bit有效精度,SFDR达到80.16 dB,整个芯片的功耗为155 mW.     

一种10位250 MS/s电荷域流水线ADC

提出了一种高速、低功耗、小面积的10位 250 MS/s 模数转换器(ADC)。该ADC采用电荷域流水线结构,消除了高增益带宽积的跨导运算放大器,降低了ADC功耗。采用流水线逐级电荷缩减技术,降低了后级电路的电荷范围,减小了芯片面积。测试结果表明,在250 MS/s采样速率、9.9 MHz输入正弦信号的条件下,该ADC的无杂散动态范围(SFDR)为64.4 dB,信噪失真比(SNDR)为57.7 dB,功耗为45 mW。     

抗辐射低功耗流水线型8位100 MS/s ADC

设计并实现了一种抗辐射低功耗流水线型8位ADC。对流水线型结构的分辨率影响进行分析,确定了最优的级间分辨率和流水线结构。采用多种电路的结构设计,降低了电路功耗。为达到抗辐射指标,对电路进行了抗辐射加固设计。测试结果表明,在3 V电源电压、100 MHz时钟输入频率、70.1 MHz模拟输入频率的条件下,该ADC的SFDR为59.6 dBc,稳态总剂量能力为 2 500 Gy(Si),单粒子闩锁阈值为75 MeV·cm²/mg,功耗为69 mW。该ADC采用0.35 μm CMOS工艺制作,面积为0.75 mm²。该ADC适用于空间环境的通信系统。     

一种用于12位250MSPS流水线ADC的中频采样前端

设计了一种具有中频采样功能的流水线ADC采样保持前端电路.采样保持前端电路采用基于开关电容的底板采样翻转式结构,运算放大器采用了米勒补偿型两级结构以提高信号摆幅,采样开关采用了消除衬底偏置效应的自举开关以提高中频采样特性.该采样保持前端电路被运用于一种12位250 MSPS流水线ADC,电路采用0.18μm lP5M 1.8 V CMOS工艺实现,测试结果表明该ADC电路在全速采样条件下对于20 MHz的输入信号得到的SNR为69.92 dB,SFDR为81.17 dB,-3 dB带宽达700 MHz以上,整个前端电路的功耗为58 mW.     

12位800 MS/s ADC设计

提出了一种基于0.18 μm CMOS工艺设计的12位800 MS/s高速ADC。采用独特的折叠/内插与流水线相组合的结构,兼具折叠/内插结构的高转化率与流水线结构的高分辨率的优点。介绍了ADC的总体结构,分析了采样保持电路的设计原理,阐述了折叠/插值与流水线结构电路的机理,描述了数字自校正原理。在采样率800 MS/s和模拟输入397 MHz条件下进行版图后仿真,SFDR达到62 dB。     

一种低功耗11位100MS/s采样率SAR ADC IP

本文介绍了一种双通道11位100MS/s采样率的混合结构SAR ADC IP。每个通道均采用flash-SAR结构以达到高速低功耗的目的。为了进一步降低功耗,flash和SAR中的比较器均采用全动态比较器。SAR中逐次逼近逻辑所需要的高速异步触发时钟采用门控环形振荡器产生。为了提高电容的匹配性,在版图设计中,采用底板包围顶板的MOM电容结构,有效减小电容寄生。本设计制造工艺为SMIC55nm的低漏电CMOS工艺,双通道的总面积为0.35mm2且核心面积仅为0.046 mm2。双通道模数转换器在1.2V供电电压下消耗的总电流为2.92mA。在2.4MHz输入和50MHz输入下的有效转换位数（ENOB）分别为9.9位和9.34位。计算得出本设计的FOM值为18.3fJ/conversion-step。     

A 4 Gbps current-mode transmitter for 12-bit 250 MSPS ADC

A 4 Gbps transmitter for a 12-bit 250 MSPS pipelined ADCs is presented. A low power current mode (CM) output driver with reverse scaling technique is proposed. A high speed, low power combined serializer is implemented to convert 12 bit parallel data into a seria1 data stream. The whole transmitter is used in a 12-bit 250 MSPS pipelined ADC for the digital output buffer and fabricated in 180 nm 1. 8 V 1P5M CMOS technology. Test results show that the transmitter provides an eye height greater than 800 mV for data rates of both 2 Gbps and 4 Gbps, the 12-bit 250 MSPS ADC achieves the SNR of 69.92 dBFS and SFDR of 81.17 dB with 20.1 MHz input at full sampling speed. The ADC with the 4 Gbps transmitter consumes the power consumption of 395 mW, where the power consumption of transmitter is 75 mW. The ADC occupies an area of 2.5×3.2 mm², where the active area of the transmitter block is 0.5×1.2 mm².     

一种4 Gsample/s 12 b ADC接口电路中的发送器设计

针对一种4 Gsample/s 12 b模数转换器（Analog-to-Digital Converter,ADC）中的接口电路发送器的设计难度大的问题,基于吉比特收发器（Gigabit Transceiver,GTX）,遵循JESD204B子类1标准,设计并验证了一种四字节并行发送器。采用四字节并行方案实现8B/10B编码器和加扰器,将系统时钟由1 GHz降至250 MHz,降低了设计难度;通过添加均衡指示位,提高了电路最大工作频率。基于赛灵思ZC706开发板,完成了该发送器与接收端IP的联合验证。实验结果表明,接收数据与发射数据一致且通道间数据无偏移,该发送器满足4 Gsample/s 12 b ADC接口电路的传输带宽需求。相同处理效果下,相比单字节、双字节设计方案资源占比更少。     

A 12-bit 40 MS/s pipelined ADC with over 80 dB SFDR

This paper describes a 12-bit 40 MS/s calibration-free pipelined analog-to-digital converter (ADC), which is optimized for high spurious flee dynamic range (SFDR) performance and low power dissipation. With a 4.9 MHz sine wave input, the prototype ADC implemented in a 0.18-μm 1P6M CMOS process shows measured differential nonlinearity and integral nonlinearity within 0.78 and 1.32 least significant bits at the 12-bit level without any trimming or calibration. The ADC, with a total die area of 3. 1 × 2.1 mm~2, demonstrates a maximum signal-to-noise distortion ratio (SNDR) and SFDR of 66.32 and 83.38 dB, respectively, at a 4.9 MHz analog input and a power consumption of 102 mW from a 1.8 V supply.     

一个SFDR性能超过80dB的12-bit 40MS/s流水线模数转换器

摘要：本文介绍了一个以高无杂散动态范围(SFDR)和低功耗为优化目标,不需要校正的12-bit,40MS/s流水线模数转换器(ADC)。以4.9MHz正弦输入信号测试表明,本ADC微分非线性(DNL)的最大值为0.78LSB,积分非线性(INL)的最大值为1.32LSB,信噪失真比(SNDR)为66.32dB,SFDR为83.38dB。电路采用 0.18-um 1P6M CMOS工艺实现,整体芯片面积3.1mm×2.1mm,电源电压1.8V,功耗102mW。     

一个带有采样时间误差校正的14位200MS/s时钟交织模数转换器

通道间的采样时间误差会降低时钟交织模数转换器的精度。本论文提出了一种针对采样时间误差的具有低电路复杂度和快速收敛特性的校正算法。该算法基于相关性来探测采样时间误差,并可被应用于广义平稳的输入信号,被探测到的采样时间误差被一个压控采样开关修正。实验结果显示,对于一个2通道14位200MS/s的时钟交织模数转换器,当输入信号的频率为70.12MHz时,经校正后,信号与噪声失真比改善了19.1dB,无杂散动态范围改善了34.6dB。校正的收敛时间约为20000个采样时间间隔。     

A 12-bit 200-MS/s pipelined A/D converter with sampling skew reduction technique

This paper presents a 12-bit 200-MS/s dual channel pipeline analog-to-digital converter (ADC). The ADC is featured with a digital timing correction for reducing a sampling skew and the capacitor swapping for suppressing nonlinearities at the first stage in the pipelined ADC. The prototype ADC occupies 0.8×1.4 mm² in a 65-nm CMOS technology. The differential nonlinearity is less than 1.0 least significant bit with a 200 MHz sampling frequency. With a sampling frequency of a 200-MS/s and an input of a 2.4 MHz, the ADC, respectively, achieves a signal to noise-and-distortion ratio and a spurious-free dynamic range of 61.49 dB–70.71 dB while consuming of 112 mW at a supply voltage of 1.1 V.     

1.8Vpp 250MS/s低谐波失真流水线ADC

采用40nm CMOS工艺设计了一款在250MS/s采样率下具有1.8Vpp满摆幅和低谐波失真性能的流水线ADC（Analog-to-Digital Converter）.针对传统源跟随器结构的输入缓冲器在大摆幅下驱动大采样电容时线性度恶化的问题,采用了改进型电流注入技术和漏端电压自举技术.ADC中实现采样和电荷转移功能的开关采用薄栅器件设计,其工作电压由片上LDO（Low Dropout Regulator）提供,在降低开关寄生和电荷注入的同时保障了器件的可靠性.测试结果表明,对于10.1MHz单音输入,该ADC在-1dBFS下的信噪失真比、无杂散动态范围和总谐波失真分别为68.3dB、76.4dBc、-75.1dBc,在-1.57dBFS下的信噪失真比、无杂散动态范围和总谐波失真分别达68.3dB、80.1dBc、-78.6dBc.     

采用后台数字校准的12位100MHz流水线模数转换器

This paper presents a 12-bit 100 MS/s CMOS pipelined analog-to-digital converter （ADC） with digital background calibration. A large magnitude calibration signal is injected into the multiplying digital-to-analog converter （MDAC） while the architecture of the MDAC remains unchanged. When sampled at 100 MS/s, it takes only 2.8 s to calibrate the 12-bit prototype ADC and achieves a peak spurious-free dynamic range of 85 dB and a peak signal-to-noise plus distortion ratio of 66 dB with 2 MHz input. Integral nonlinearity is improved from 1.9 to 0.6 least significant bits after calibration. The chip is fabricated in a 0.18μm CMOS process, occupies an active area of 2.3 × 1.6 mm^2, and consumes 205 mW at 1.8 V.     

A 12-bit 100 MS/s pipelined ADC with digital background calibration

This paper presents a 12-bit 100 MS/s CMOS pipelined analog-to-digital converter (ADC) with digital background calibration. A large magnitude calibration signal is injected into the multiplying digital-to-analog converter (MDAC) while the architecture of the MDAC remains unchanged. When sampled at 100 MS/s, it takes only 2.8 s to calibrate the 12-bit prototype ADC and achieves a peak spurious-free dynamic range of 85 dB and a peak signal-to-noise plus distortion ratio of 66 dB with 2 MHz input. Integral nonlinearity is improved from 1.9 to 0.6 least significant bits after calibration. The chip is fabricated in a 0.18μm CMOS process, occupies an active area of 2.3×1.6 mm~2, and consumes 205 mW at 1.8 V.