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研究了目前业内基于抗辐射加固设计(RHBD)技术的静态随机存储器(SRAM)抗辐射加固设计技术,着重探讨了电路级和系统级两种抗辐射加固方式。电路级抗辐射加固方式主要有在存储节点加电容电阻、引入耦合电容、多管存储单元三种抗辐射加固技术;系统级抗辐射加固方式分别是三态冗余(TMR)、一位纠错二位检错(SEC-DED)和二位纠错(DEC)三种纠错方式,并针对各自的优缺点进行分析。通过对相关产品参数的比较,得到采用这些抗辐射加固设计可以使静态随机存储器的软错误率达到1×10-12翻转数/位.天以上,且采用纠检错(EDAC)技术相比其他技术能更有效提高静态随机存储器的抗单粒子辐照性能。 相似文献
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缩短汉明码及其改进码字被广泛使用在宇航级高可靠性存储器的差错检测与纠正电路中。作为一种成熟的纠正单个错误编码,其单字节内多位翻转导致缩短汉明码失效的研究却很少。这篇文章分析了单字节多位翻转导致缩短汉明码失效的情况,分析了各种可能的错误输出模式,并从理论上给出了其概率计算公式。采用Matlab软件进行的计算机模拟试验表明,理论结果与试验结果基本相符。这篇文章最后分析了ISSI公司在其抗辐射SRAM设计中采用的一种将较长信息位分成相等两部分,分别采用缩短汉明码进行编译码的方案。分析表明,这种编译码方案可以降低失效状态下输出3 bit翻转的概率。 相似文献
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针对静态存储器出现的多比特翻转,提出了一种软错误失效模型.以"生日重合"理论作为多比特失效统计的基础,将常用加固方式纠错码和周期刷新作为分析条件得到累积错误和非累积错误的概率失效模型.前者为相同容量存储器的不同字长结构提供了失效概率的数值分析,并为实际测试结果提供了一个理论参考;后者量化了刷新周期的选取对于误码率改善程度.仿真结果显示90nm体硅工艺下,累积错误模型与低能量质子测试结果相符合;非累积错误模型分析的刷新周期略高于实际结果. 相似文献
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随着技术的发展和核心电压的降低,存储器更易受瞬时错误(软错误)影响,成为影响航天器件可靠性的主要原因。错误检测与纠正(EDAC)码(也称错误纠正码)常用来对SRAM型存储器中的瞬时错误进行纠正,由单个高能粒子引起的多位翻转错误(SEMU)是普通纠一检二(SEC-DED)编码所无法处理的。提出了一种交织度为2的(26,16)交织码,该码由两个能纠正一位随机错误、二位突发错误的(13,8)系统码组成,(26,16)交织码能够纠正单个码字中小于二位的随机错误和小于四位突发错误(DEC-QAEC)。通过理论分析和硬件平台实验表明,该交织码在存储资源占用率、实时性相当情况下可靠性优于同等长度的SEC DED码,能有效提高SRAM型存储器抗多位翻转错误的能力。 相似文献
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提出了一种具有软错误自恢复能力的12管SRAM单元。该单元省去了专用的存取管,具有高鲁棒性、低功耗的优点。在65 nm CMOS工艺下,该结构能够完全容忍单点翻转,容忍双点翻转的比例是64.29%,与DICE加固单元相比,双点翻转率降低了30.96%。与DICE、Quatro等相关SRAM加固单元相比,该SRAM单元的读操作电流平均下降了77.91%,动态功耗平均下降了60.21%,静态电流平均下降了44.60%,亚阈值泄漏电流平均下降了27.49%,适用于低功耗场合。 相似文献
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抗单粒子翻转效应的SRAM研究与设计 总被引:1,自引:0,他引:1
《固体电子学研究与进展》2013,(5)
在空间应用和核辐射环境中,单粒子翻转(SEU)效应严重影响SRAM的可靠性。采用错误检测与校正(EDAC)和版图设计加固技术研究和设计了一款抗辐射SRAM芯片,以提高SRAM的抗单粒子翻转效应能力。内置的EDAC模块不仅实现了对存储数据"纠一检二"的功能,其附加的存储数据错误标志位还简化了SRAM的测试方案。通过SRAM原型芯片的流片和测试,验证了EDAC电路的功能。与三模冗余技术相比,所设计的抗辐射SRAM芯片具有面积小、集成度高以及低功耗等优点。 相似文献
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提高静态随机存储器(SRAM)的抗单粒子能力是当前电子元器件抗辐射加固领域的研究重点之一。体硅CMOS SRAM不作电路设计加固则难以达到较好抗单粒子能力,作电路设计加固则要在芯片面积和功耗方面做出很大牺牲。为了研究绝缘体上硅(SOI)基SRAM芯片的抗单粒子翻转能力,突破了SOI CMOS加固工艺和128kb SRAM电路设计等关键技术,研制成功国产128kb SOI SRAM芯片。对电路样品的抗单粒子摸底实验表明,其抗单粒子翻转线性传输能量阈值大于61.8MeV/(mg/cm^2),优于未做加固设计的体硅CMOS SRAM。结论表明,基于SOI技术,仅需进行器件结构和存储单元的适当考虑,即可达到较好的抗单粒子翻转能力。 相似文献
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存储体单元是静态随机存储器(SRAM)最基本、最重要的组成部分,它在改善系统性能、提高芯片可靠性、降低成本与功耗等方面都起到了积极的作用.该文采用物理α指数MOSFET模型建立了与SRAM存储体单元相关的功耗,延迟的性能模型,并结合存储体单元面积模型以及可靠性分析,提出了一种存储体单元结构优化方法.实验结果表明采用此优化方法得出的存储体单元结构降低了功耗,访问时间以及面积,与仿真结果相比误差小于10%,实验仿真结果证明了性能模型和优化方法的有效性和正确性. 相似文献
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把由非谐振环和凸面全反射镜构成的自滤波非稳腔应用于撞脉冲锁模Nd:YAG激光器,改善了光束的空间质量和输出稳定性,获得发散角为2倍衍射极限,能量50mJ,脉宽10ps的锁模脉冲,并与未加滤波小孔的CPM非稳腔的输出性能进行实验比较。, 相似文献
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A New Analytical Model for TCP Reno with Bursts Error Considered 总被引:1,自引:0,他引:1
1 IntroductionInthepastfewyears,moststudiesofTCPpro tocolhaveconcentratedonexperimentsandsimula tions[1~2 ,9~ 1 4 ] .Theprevioustheoreticalstudieson lyconsideredTCP sowncapacity ,butthecharac teristicsofwirelesslinkswerenotcaredaboutenough .Evensomeofthemconsideredwirelesslinks,butmostofthemfailedtoconsidertheeffectsofbursterror[3,1 1 ] whichisanimportantfeatureofwirelesslinks.InRef.[4],ZORZIM proposesaanalyticalmodelforTCP ,buthismodelisverycomplicated ,andalsoatsomeplacesheusesuppe… 相似文献
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The effects of transient bit flips on the operation of processor based architectures is investigated through fault injection experiments performed in the hardware itself by means of the interruption mechanism. Such an approach is based on the execution, as the consequence of an interruption signal assertion, of pieces of code called CEU (Code Emulating Upsets), asynchronously downloaded in a suitable memory area. This paper focuses in the methodology followed to set-up CEU injection experiments on a digital architecture, illustrating it main steps by means of a studied case: the 80C51 microcontroller. Results obtained from automated fault injection sessions performed using the capabilities of a devoted test system, will point out the capabilities and limitations of the studied approach. 相似文献
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为解决雷达、电子对抗等高性能计算应用中的存储访问带宽瓶颈,文中设计了一种多通道交织的存储架构,通过存储通道间的地址交织映射和集中式调度器的拆分与重组,实现了多个物理存储通道的并发访问,成倍提高了访存带宽,并具有良好的可配置和可扩展特性。该设计充分利用市场现有成熟的单通道控制器技术,经济高效。为评估性能,以4通道存储系统为例,建立了周期精确的RTL模型及其仿真验证环境。测试结果显示,交织粒度在64 B~512 B内系统获得最优性能,该性能是目前广泛采用的独立多通道存储架构性能的约4倍。 相似文献