3-D TSV芯片开始起步

IBM在其T．J．Watson研究中心和世界上的其它实验室内对3-D芯片堆叠技术进行了十多年的研究之后，目前开始在其生产线上使用穿透硅通孔（through-siliconvia，TSV），或叫做through-via，来制造芯片。“蓝色巨人”计划在今年晚些时候为客户提供样品芯片，并希望在2008年将TSV技术投入量产。     

3D IC的EDA工具之路

IC垂直化能在不采用更小工艺尺度条件下,实现更高密度的电路。最近一篇文章(参考文献1)提出了有关3DIC的三个问题:什么是3DIC,它们是否实际可行,以及它们有什么不同?这些问题的答案可能多种多样,但半导     

3D封装的发展动态与前景

3D封装是手机等便携式电子产品小型化和多功能化的必然产物。3D封装有两种形式,芯片堆叠和封装堆叠。文章介绍了芯片堆叠和封装堆叠的优缺点、关键技术、最新动态和发展前景。     

用于3D封装的带TSV的超薄芯片新型制作方法

提出了一种应用于3D封装的带有硅通孔(TSV)的超薄芯片的制作方法。具体方法为通过刻蚀对硅晶圆打孔和局部减薄,然后进行表面微加工,最后从硅晶圆上分离出超薄芯片。利用两种不同的工艺实现了TSV的制作和硅晶圆局部减薄,一种是利用深反应离子刻蚀(DRIE)依次打孔和背面减薄,另一种是先利用KOH溶液湿法腐蚀局部减薄,再利用DRIE刻蚀打孔。通过实验优化了KOH和异丙醇(IPA)的质量分数分别为40%和10%。这种方法的优点在于制作出的超薄芯片翘曲度相较于CMP减薄的小,而且两个表面都可以进行表面微加工,使集成度提高。利用这种方法已经在实验室制作出了厚50μm的带TSV的超薄芯片,表面粗糙度达到0.02μm,并无孔洞地电镀填满TSV,然后在两面都制作了凸点,在表面进行了光刻、溅射和剥离等表面微加工工艺。实验结果证实了该方法的可行性。     

3D封装TSV技术仍面临三个难题

高通（Qualcomm）先进工程部资深总监Mat-tNowak日前指出：在使用高密度的硅穿孔（TSV）来实现芯片堆叠的量产以前,这项技术还必须再降低成本才能走入市场。他同时指出：业界对该技术价格和商业模式的争论,将成为这项技术未来发展的阻碍。     

3D堆叠芯片硅通孔的电-热-力耦合构形设计

建立了3D堆叠芯片硅通孔(TSV)单元体模型,在单元体总体积和TSV体积占比给定时,考虑电-热-力耦合效应,以最高温度、(火积)耗散率、最大应力和最大形变为性能指标,对TSV横截面长宽比和单元体横截面长宽比进行双自由度构形设计优化.结果表明,存在最佳的TSV横截面长宽比使得单元体的最高温度、(火积)耗散率和最大应力取得极小值,但对应不同优化目标的最优构形各有不同,且TSV两端电压和芯片发热功率越大,其横截面长宽比对各性能指标的影响越大.铜、铝、钨3种材料中,钨填充TSV的热学和力学性能最优,但其电阻率较大.铜填充时,4个指标中最大应力最敏感,优先考虑最大应力最小化设计需求以确定TSV几何参数,可以较好兼顾其他性能指标.     

3D-IC中基于时分复用的TSV蜂窝容错设计

三维芯片(3D-IC)通过硅通孔(TSV)技术来实现电路的垂直互连,延续了摩尔定律,但在制造、绑定等过程中,TSV容易引入各类缺陷。添加冗余TSV是解决该问题的有效方法之一,但TSV面积开销大、制造成本高。提出一种基于时分复用(TDMA)的TSV蜂窝结构容错设计方案,它基于时间对信号TSV进行复用。实验结果表明,与一维链式TDMA结构相比,蜂窝TDMA结构提高了30%的故障覆盖率,并且故障覆盖率随着蜂窝阵列的扩展持续提升。在64TSV阵列中,与一维TDMA结构相比,蜂窝拓扑结构的面积开销降低了10.4%。     

GLOBALFOUNDRIES添置TSV工具实现3D芯片堆叠

正GLOBALFOUNDRIES日前宣布,在为新一代移动和消费电子应用实现3D芯片堆叠的道路上,公司达到了一个重要的里程碑。在其位于美国纽约萨拉托加郡的Fab 8,GLOBALFOUNDRIES已开始安装一套可在尖端20纳米技术平台上的半导体晶圆中构建硅通孔(TSV)的特殊生产工具。此举将使客户能够实现多个芯片的堆叠,从而为满足未来电子设备的高端要求提供了一条新的渠道。     

3DIC集成与硅通孔(TSV)互连

介绍了3维封装及其互连技术的研究与开发现状,重点讨论了垂直互连的硅通孔（TSV）互连工艺的关键技术及其加工设备面临的挑战．提出了工艺和设备开发商的应对措施并探讨了3DTSV封装技术的应用前景。     

Algorithms for TSV resource sharing and optimization in designing 3D stacked ICs

Under the current process and layer bonding technology for the TSV (through-silicon-via) based 3D ICs, it is known that the TSV resource is one of the major sources of the function failure of the chip. Furthermore, TSV takes much larger size and pitch than the normal logic components. For this reason, a careful allocation of the TSV resource has been required in 3D IC designs, and several works have been proposed to allocate minimal TSVs. This work also addresses the problem of TSV allocation and optimization, but overcomes one of the critical limitations of the previous works, which is the unawareness or no exploitation of the possibility of TSV resource sharing, previously merely resorting to a simple binding of the data transfers to TSVs. This is because the previous 3D layer partitioners have performed TSV allocation and minimization without any link to the data transfer information accessible from the high-level synthesis flow. This work proposes a set of TSV resource sharing and optimization algorithms (as a post-processing of 3D layer partitioning) by utilizing the life time information of the data transfers taken from the high-level synthesis. Specifically, we propose three algorithms for TSV resource sharing and optimization, which can be selectively applied depending on the sharing granularity and design complexity: (1) word-level TSV sharing, (2) bit-level TSV sharing, and (3) TSV refinement combined with register replication. Through experiments with benchmark designs, it is confirmed that our proposed algorithms are able to reduce the number of TSVs by 41.1% on average in word-level TSV sharing and 26.0% in bit-level TSV sharing compared with the results produced by the conventional layer partitioning with no TSV sharing while still meeting the timing constraint of designs.     

Voltage Optimization of Power Delivery Networks through Power Bump and TSV Placement in 3D ICs

To reduce interconnect delay and power consumption while improving chip performance, a three‐dimensional integrated circuit (3D IC) has been developed with die‐stacking and through‐silicon via (TSV) techniques. The power supply problem is one of the essential challenges in 3D IC design because IR‐drop caused by insufficient supply voltage in a 3D chip reduces the chip performance. In particular, power bumps and TSVs are placed to minimize IR‐drop in a 3D power delivery network. In this paper, we propose a design methodology for 3D power delivery networks to minimize the number of power bumps and TSVs with optimum mesh structure and distribute voltage variation more uniformly by shifting the locations of power bumps and TSVs while satisfying IR‐drop constraint. Simulation results show that our method can reduce the voltage variation by 29.7% on average while reducing the number of power bumps and TSVs by 76.2% and 15.4%, respectively.     

对角线六边形的TSV冗余结构设计

硅通孔(TSV)在制造过程中容易产生各类故障缺陷,导致3D芯片合格率降低。为了解决这一问题,提出一种新的对角线六边形冗余结构,对均匀故障的修复率保持在99%以上,对聚簇故障的修复率与路由冗余结构相近,并高于环形冗余结构。实验结果表明,与环形和路由冗余结构相比,该结构的面积开销分别减小了1.64%和72.99%,修复路径长度分别降低了39.4%和30.81%;与路由结构相比,该结构的时间开销缩短了62.55%。     

电力电子设备常用散热方式的散热能力分析

本文对电力电子设备中常用的风冷和水冷两种散热方式的散热能力作了综合分析。分析结果表明,以散热器底面热源的均匀热流大小作为散热能力的标准,在保证电子设备正常工作的条件下,有散热空间限制时,风冷系统散热极限约为40W／cm2,如果不受散热空间的限制,散热能力会更高。水冷系统的散热能力比风冷系统高出1到2个数量级,其散热潜力还未得到充分挖掘,目前水在微通道内强制对流的冷却方式是水冷系统中具有最大散热能力的方式,其散热能力可达790W／cm2。这两种冷却方式散热能力的分析结果可作为热设计人员选择经济合理的散热方式的依据。．     

3D封装与硅通孔(TSV)工艺技术

在IC制造技术受到物理极限挑战的今天,3D封装技术越来越成为了微电子行业关注的热点。对3D封装技术结构特点、主流多层基板技术分类及其常见键合技术的发展作了论述,对过去几年国际上硅通孔（TSV）技术发展动态给与了重点的关注。尤其就硅通孔关键工艺技术如硅片减薄技术、通孔制造技术和键合技术等做了较详细介绍。同时展望了在强大需求牵引下2015年前后国际硅通孔技术进步的蓝图。     

电子设备的散热及防热设计

电子设备在工作过程中,绝大多数元器件都要释放热量,而热量过大,会影响设备的正常工作,甚至会损坏电子元器件。因此,我们应考虑设备的散热措施,使设备尽可能在其温度允许的范围内工作。     

印制线路板的散热设计

论述印制线路板的散热设计与对策.