一种抗单粒子全加固D触发器的设计

采用当前成熟的两种抗单粒子翻转锁存器构成了主从D触发器,在D触发器加固设计中引入了时钟加固技术,对输出也采用了加固设计。仿真对比显示本设计的加固效果优于国内同类设计。     

28 nm工艺触发器中能质子单粒子效应研究

基于采取不同加固措施的28 nm体硅CMOS工艺的触发器链,开展了中能质子对纳米级电路单粒子翻转(SEU)效应影响的研究。选取20 MeV、40 MeV、60 MeV以及100 MeV质子对电路进行辐照,得到相关的SEU截面,结果显示,随着入射质子能量的增加,SEU截面增加,并在60 MeV质子能量点附近达到饱和,翻转截面接近8×10^-14cm^-2/bit。对采取了不同加固方法的触发器链的试验数据进行分析对比,可以看到,单独的版图加固措施只能稍微降低翻转率;DICE结构可以将翻转截面降低一个数量级,电路面积增加一倍左右;时间冗余延迟+DICE的方法基本可以使电路不发生翻转,但电路面积大大增加且造成一定的延迟。     

一种抗单粒子瞬态扰动触发器加固结构

提出了一种新型的电阻-电容抗辐射触发器加固结构(RC-DICE),并与DICE结构加固触发器、RDFDICE结构加固触发器进行了比较。测试电路利用0.18μm体硅CMOS工艺进行流片,单粒子验证试验在中国原子能科学研究院抗辐射应用技术创新中心进行。结果证明:新型抗辐射加固触发器在50 MHz工作频率下,单粒子翻转线性能量转移阈值≥37 MeV·cm~2/mg,能够满足航天应用的需求。     

数字电路抗单粒子瞬态效应的最小尺寸设计

随着体硅CMOS电路工艺的不断缩小,数字电路在空间中使用时受到的单粒子效应越发严重。特别是高频电路,单粒子瞬态效应会使电路功能完全失效。提出了一种基于电路尺寸计算的抗单粒子瞬态效应的设计方法,主要思想是通过辐射对电路造成的最坏特性,设计电路中MOS管的尺寸,使电路在系统开销和降低软错误率之间达到一个平衡。从单粒子效应电流模型入手,计算出单粒子效应在电路中产生的电荷数,得出为抵消单粒子效应产生的电荷需要多大的电容,再折算到器件电容上,最终得到器件的尺寸。此工作为以后研制抗辐射数字电路奠定了基础,提供了良好的借鉴。     

改进DICE结构的D触发器抗SEU设计

基于DICE结构主-从型D触发器的抗辐照加固方法的研究,在原有双立互锁存储单元(DICE)结构D触发器的基础上改进电路结构,其主锁存器采用抗静态、动态单粒子翻转(SEU)设计,从锁存器保留原有的DICE结构。主锁存器根据电阻加固与RC滤波的原理,将晶体管作电阻使用,使得电路中存在RC滤波,通过设置晶体管合理的宽长比,使其与晶体管间隔的节点的电平在SEU期间不变化,保持原电平状态,从而使电路具有抗动态SEU的能力。Spectre仿真结果表明,改进的D触发器既具有抗动态SEU能力,又保留了DICE抗静态SEU较好的优点,其抗单粒子翻转效果较好。     

国产中高压抗辐照功率MOSFET单粒子效应

功率金属-氧化物半导体场效应晶体管(MOSFET)空间使用时易遭受重离子轰击产生单粒子效应(单粒子烧毁和单粒子栅穿)。本文对国产新型中、高压(额定电压250 V,500 V)抗辐照功率MOSFET的单粒子辐射效应进行了研究,并采取了有针对性的加固措施,使器件的抗单粒子能力显著提升。结果表明：对250 V KW2型功率MOSFET器件进行Bi粒子辐照,在栅压等于0 V时,安全工作的漏极电压达到250 V;对500 V KW5型功率MOSFET器件进行Xe粒子辐照,在栅压等于0 V时,安全工作的漏极电压达到400 V,并且当栅压为-15 V时,安全工作的漏极电压也达到400 V,说明国产中、高压功率MOSFET器件有较好的抗单粒子能力。     

一种带自刷新功能的三模冗余触发器设计

随着体硅CMOS电路工艺尺寸的不断缩小,数字电路在宇宙空间中受到的单粒子效应愈发严重。特别是触发器结构电路,单粒子效应中的单粒子翻转效应会造成触发器内部存储的数据发生错乱,影响电路正常工作。提出了一种带自刷新功能的三模冗余触发器设计,改进了传统三模冗余触发器设计只表决修正输出不刷新错误数据的不足。     

SEU/SET加固D触发器的设计与分析

针对D触发器的抗单粒子辐射效应加固,提出了一种新型的保护门触发器(GGFF)设计,使用两个保护门锁存器串接成主从触发器.通过Spice仿真验证了GGFF抗SEU/SET的能力,通过比较和分析,证明GGFF对于具有同样抗SEU/SET能力的时间采样触发器(TSFF),在电路面积和速度上占据明显优势.     

纳米级CMOS集成电路的单粒子效应及其加固技术

空间应用的集成电路受到辐射效应的影响,会出现瞬态干扰、数据翻转、性能退化、功能失效甚至彻底毁坏等问题.随着器件特征尺寸进入到100nm以下（以下简称纳米级）,这些问题的多样性和复杂性进一步增加,单粒子效应成为集成电路在空间可靠性应用的主要问题,给集成电路的辐射效应评估和抗辐射加固带来了诸多挑战.本文以纳米级CMOS集成电路为研究对象,结合近年来国内外的主要技术进展,介绍研究团队在65nm集成电路单粒子效应和加固技术方面的研究成果,包括首次提出的单粒子时域测试和分析方法、单粒子多节点翻转加固方法和单粒子瞬态加固方法等.     

一种单锁存器CMOS静态D触发器的设计

提出了一种只使用单锁存器的ＣＭＯＳ静态Ｄ触发器结构．由于它比普通的主从型Ｄ触发器少一个锁存器,故所需的管子数少,从而节省了面积．该单锁存器型Ｄ触发器还具有对时钟上升时间不敏感的优点     

锁存器和触发器振荡问题分析

锁存器和触发器是时序逻辑电路的基本构件,而S-R锁存器是锁存器和触发器的构成基础。借助电路输入输出时序关系,本文探析了S-R锁存器出现振荡的本质原因,这一探讨有助于避免振荡问题的产生,也有助于数字系统的可靠性设计。     

一种用于高可靠性同步器电路的D 触发器设计

随着VLSI设计的发展，设计师时常需要面临不同时钟域之间信号传输和异步复位／置位等情况，在这类情况下，电路就有可能出现亚稳态。以及处理亚稳态的一种解决方案，D触发器在亚稳态下的特性。提出了一种减少亚稳态出现可能性的D触发器单元的设计方案，并使用H－SPICE进行了仿真。     

一种ECL超高速D触发器的设计与制作

介绍了一种ＥＣＬ超高速Ｄ触发器的电路设计，版图设计及工艺制作。研制中成功地解决了高速度与低功耗的矛盾。电路的工作频率典型值为８５０ＭＨｚ，是高要达９００ＭＨｚ以上，功耗电流典型值为３ｍＡ。     

高速AlGaAs/GaAs HBT D-触发器和静态分频器

叙述了高速 Al Ga As/ Ga As HBT D-触发器和静态分频器的设计、制造和性能。用电流型逻辑和自对准工艺 ,D-触发器上升和下降时间都小于 80 ps,静态分频器在 0～ 8GHz频率范围功能正确     

Simulation and research on a 4T-cell based duplication redundancy SRAM for SEU radiation hardening

A novel 4T-cell based duplication redundancy SRAM is proposed for SEU radiation hardening applications. The memory cell is designed with a 65-nm low leakage process; the operation principle and the SEU radiation hardening mechanism are discussed in detail. The SEE characteristics and failure mechanism are also studied with a 3-D device simulator. The results show that the proposed SRAM structure exhibits high SEU hardening performance with a small cell size.     

关于三值维持阻塞JK触发器的研究

提出了一种具有在输出的三值维持阻塞ＪＫ触发器电路，描述了该触发器电路的设计，对由ＴＴＬ门电路组成的试验电路进行了计算机模拟和测试，结果表明，该触发器能实现预定的功能。     

反熔丝型FPGA单粒子效应及加固技术研究

在当今复杂电磁环境和强干扰的条件下,航空和航天装备的信号处理器件的逻辑可能产生意外翻转而产生功能失效,甚至导致系统工作状态异常,因此器件的可靠性至关重要.反熔丝型FPGA（现场可编程门阵列）因其低功耗、高可靠性、高保密性等特点,广泛应用于航空航天的电子系统中.文章在介绍反熔丝型FPGA的基本结构的基础上,对反熔丝型FPGA单粒子效应（SEE）进行了详细分析,提出了相应的SEE加固设计措施及实现方法.通过重离子地面加速试验对加固设计方法进行验证,试验结果及分析表明,加固设计方法可以有效提高商用现货（COTS）反熔丝型FPGA的可靠性,可以为同类型的电子系统设计提供有价值的参考.     

空间单粒子故障容错设计的验证技术研究

由于空间环境的特殊性,可靠性成为航天器的重要指标,容错设计在航天关键电子元器件中必不可少。在航天器进入太空之前,为了模拟空间辐射效应,文中采用一种新颖方法对航天关键电子元器件进行单粒子故障注入,同时通过软件配合测试的方式,达到验证其容错结构的目的。采用了该技术的面向空间应用的高性能高可靠32位嵌入式RISC处理器取得了一次流片成功的结果。     

一种基于闩锁结构的高速电压比较器

文章结合高速A/D转换器的研究设计了一种新型高速、高精度集成闩锁比较器,针对提高集成闩锁型电压比较器的性能,讨论了比较器失效、速度-功耗优化、时钟反馈噪声等设计问题.该比较器有较高的输入电阻,对高频时钟的反馈噪声有较好的抑制性能,采用"电容中和技术"补偿预放大级带宽后更加适用于高速应用的需要.文中给出了详细的性能分析以及采用PSPICE仿真的模拟结果.