基于Verilog HDL的异步FIFO设计与实现

异步FIFO是一种不同时钟域之间传递数据的常用方法。本文提出一种新颖的异步FIFO设计方案。此方案避免了使用大量的同步寄存器,减小了芯片面积并且提高了工作频率。DC综合的结果表明,用此方法设计的FIFO性能有了显著提高。     

异步FIFO的设计与验证

多时钟域设计的一个难题是如何避免亚稳态的产生。异步FIFO是一种不同时钟域之间传递数据的常用方法。避免亚稳态问题及空满控制信号的产生是异步FIFO设计的两个难题。传统的异步FIFO设计采用同步读写地址后比较产生空满标志的方法,面积大、工作频率低。针对这些问题,文章提出了一种新的异步FIFO设计方案,它改进格雷编码电路,提高异步FIFO的工作频率,用先比较读写地址产生空满标志,再同步到相应时钟域的方法避免使用大量的同步寄存器,减小面积空间。EDA综合及FPGA验证的结果均表明,改进后异步FIFO的性能有了显著提高。     

一种可用于嵌入式Java处理器的寄存器队列

提出了一种可用于Java处理器的改进型寄存器队列（FIFO）的设计和控制方法。通过在传统的指针移动型FIFO的基础上，改变读写指针的操作宽度，增加读出端口，增加旁路没计等方法，使得改进型寄存器队列可以适应Java语言字节指令的变长特性。该设计在一种针对嵌入式系统的Java虚拟机的硬件实现中得到应用，提高了Java处理的取指效率，片对随后的指令折叠提供了方便。     

基于FPGA的异步FIFO设计

在现代集成电路设计中，一个系统往往包含了多个时钟，如何在异步时钟间传递数据成为一个很重要的问题．而使用异步FIFO可以有效地解决这个问题。异步FIFO是一种在电子系统中得到广泛应用的器件．文中介绍了一种基于FPGA的异步FIFO设计方法。使用这种方法可以设计出高速、高可靠的异步FIFO。     

一种新型的FPGA实现RS422串口通信方法

在FPGA实现RS422串口通信的常用方法中经常遇到诸多问题,如FIFO深度读取不正确、FIFO写数据端口与读数据端口时序竞争、多个模块间信号延时导致FPGA亚稳态等问题,因此设计了一种新型的RS422串口通信实现方法;该方法通过利用寄存器数组作为循环缓存代替FIFO,利用计数器代替传统的波特率产生模块,把常用方法中的多个模块整合成一个模块,只采用一个主时钟,所有寄存器的时钟输入端共享一个时钟,对FPGA逻辑与时序进行了有效约束,避免了FPGA中亚稳态产生;试验结果表明该方法实现的RS422串口通信高速、可靠、稳定,并且利用FPGA实现RS422串口通信,可使整个系统更为灵活、紧凑,减小整个电路的体积,提高系统的可靠性和稳定性。     

PCI总线目标控制器的设计

本文在PCI2.2总线规范的基础上,给出了一种PCI总线目标控制器的设计方案.重点从控制逻辑和数据通路的建立上阐述了目标控制器的设计用状态机实现总线访问操作的复杂时序,通过FIFO型目标接口和寄存器型目标接口的建立实现了数据通路.目前本设计已应用到光电器件CMOS图象传感器的数据传输并通过了FPGA原型验证.     

一种基于FPGA的可重构计算系统设计

介绍可重构计算的概念和基于SRAM工艺的FPGA器件的特点。设计了一种基于FPGA器件的可重构计算系统,着重讲述了该系统的在线重配置电路的总体结构,FIFO、FPGA配置逻辑模块、控制寄存器和控制逻辑等功能模块及系统的工作流程。最后探讨了可重构计算相关研究面临的问题和发展方向。     

一种实用的VXI总线寄存器基接口电路的设计

在介绍VXI总线协议的基础上,通过对器件寻址、端口地址译码、DTB总线仲裁和中断仲裁等几部分工作原理的分析,提出了一种VXI寄存器基接口电路的实现方法,并给出了用可编程逻辑器件实现的过程。该接口电路已在多种VXI寄存器基器件中得到应用。     

FPGA中软FIFO设计和实现

在现代电路设计中,一个系统往往包含了多个时钟,如何在异步时钟间传递数据成为一个很重要的问题,而使用异步FIFO可以有效地解决这个问题.异步FIFO是一种在电子系统中得到广泛应用的器件,文中介绍了一种基于FPGA的异步FIFO设计方法.使用这种方法可以设计出高速、高可靠的异步FIFO.     

基于FPGA的异步FIFO设计

在现代集成电路设计中,一个系统往往包含了多个时钟,如何在异步时钟间传递数据成为一个很重要的问题,而使用异步FIFO可以有效地解决这个问题。异步FIFO是一种在电子系统中得到广泛应用的器件,文中介绍了一种基于FP-GA的异步FIFO设计方法。使用这种方法可以设计出高速、高可靠的异步FIFO。     

S3C2440串口FIFO模式的中断机制和处理策略

为了研究基于S3C2440的串口FIFO模式的中断机制和相应处理策略,采用实验方法验证了该模式的发送中断的触发时刻是当批量字符从FIFO中移出,直到FIFO中剩下与触发深度设置值相等数目的字符的时候.修正了中文使用手册认为“当批量字符从FIFO中移出,发送中断的触发时刻是当移出字符个数与触发深度设置值相等的时候”的错误.同时通过实验验证了串口FIFO模式的接收中断机制.在两者的中断处理基础上,提出一种实用的处理策略.     

Camera Link接口的异步FIFO设计与实现

介绍了异步FIFO在Camera Link接口中的应用,将Camera Link接口中的帧有效信号FVAL和行有效信号LVAL引入到异步FIFO的设计中。分析了FPGA中设计异步FIFO的难点,解决了异步FIFO设计中存在的两个关键问题:一是尽量降低电路中亚稳态的出现概率;二是如何产生空、满等相应的控制信号。为Camera Link接口提供了稳定的视频数据及控制信号。     

Some Consistency Conditions for Dynamic Traffic Assignment Problems

This paper explores some critical issues in modeling network traffic flow for predictive user optimal dynamic traffic assignment. They include the role of FIFO (first-in-first-out) in link, path and network traffic dynamics, minimal set representation of link traffic evolution, and consistency conditions for link models. It is found that (1) link FIFO plays a central role in modeling link, path and network traffic flow evolution, and (2) the dimension of a minimal state set that adequately describes link traffic flow under FIFO is two. Moreover, two sufficient FIFO conditions are provided, and pitfalls in using these conditions to enforce FIFO are pointed out. Finally, ramifications of these findings to DTA modeling are also discussed.     

一种并行异步FIFO控制算法设计

在多种电子系统设计中,不同时钟域之间的数据传递问题往往给设计者带来严重的设计瓶颈,而采用FIFO电路可以有效的解决这一问题。因此提出了一种工作速度高、可靠性好和设计简单灵活的并行异步FIFO控制算法。把FIFO控制算法分为两部分:写FIFO控制算法和读FIFO控制算法,分别做了详细的分析和讨论。测试结果表明该算法工作原理简单,性能稳定可靠。     

井下声波数据压缩系统中FIFO深度的研究

在现代井下声波数据实时无损压缩系统中,广泛采用异步FIFO来解决模块间异步时钟域同步的问题。为了在提高系统工作效率的同时节省硬件资源,FIFO深度选取问题就更加突出。提出了一种基于随机服务系统理论的异步FIFO模型,同时结合压缩系统中哈希桶深的概率分布特性,计算出了异~FIFO深度,从而为实时硬件压缩系统的时序设计提供了理论支撑。     

一种基于FIFO的多用途接口设计

介绍了Cypress公司的一种高速双向同步FIFO芯片,提出了一种应用FIFO实现通用信号处理模块之间的通讯电路的设计方法,并给出了详细的电路设计图及其工作原理。在文章最后还介绍了一种FIFO与ADC连接完成数据采集功能的设计方法。这些方法已经应用于实际的工程设计中,取得了较好的效果。     

FPGA中QDRII+SRAM FIFO接口设计

为了实现模块化设计,缩短FPGA的开发周期,提出了基于Xilinx Virtex-7 FPGA的QDRⅡ+ SRAMFIFO接口设计方案.借鉴标准FIFO的设计思想,结合QDRⅡ+SRAM控制器的特点,设计基于QDRⅡ+ SRAM控制器的FIFO接口.通过原型机测试,验证了该接口不仅具有标准FIFO的功能,而且具有存储空间大等优势.