位片式RISC寄存器堆的分配调度策略及其实现

RISC设计是面向寄存器堆操作的.寄存器堆上/下溢时保存/恢复帧的数量N,直接影响着寄存器堆调度管理的开销及RISC机的性能.通过对一个寄存器堆调度模型的分析,我们发现N=(k~2+k(W+1))~(1/2)-k为宜,其中W是寄存器堆能同时容纳的帧的数量,k=α/β,α为处理上/下溢陷阱的开销,β是传送一个帧的开销.实验结果也证实了该公式的正确性.在本文最后,我们给出了位片式RISC寄存器堆的实现方案.     

数字集成电路初阶（十七）

实验六移位寄存器触发器(R—S触发器、D触发器和J—K触发器等)都有两个稳态,具有记忆功能,能够存贮一位二进制数(1Bit信息)。在数字电路中,如果把多个触发器依次连接起来,就有可能存贮若干位二进制数,这种能够暂时存放数码的部件称为寄存器。寄存器具有接收、存放和传送数码的功能。通常,寄存器由触发器和门电路组成。由于传送数码的方式不同,寄存器分为并行和     

基于SABL的防御差分功耗分析移位寄存器设计

通过对传统移位寄存器原理和灵敏放大型逻辑(Sense Amplifier Based Logic,SABL)电路的研究,提出一种能够防御差分功耗分析的移位寄存器设计方案。该方案首先采用主从触发的方式,设计基于SABL电路的清零置位D触发器;然后利用该触发器与SABL逻辑门实现多位移位寄存器电路。Spectre仿真验证表明,所设计的移位寄存器逻辑功能正确,在多种PVT组合下NED均低于2.66%、NSD均低于0.63%,具有显著的防御差分功耗分析性能。     

本质非线性系统的线性化自适应滤波方法

1 引言我们知道,针对线性离散模型:X_(k-1)=φ_(k+1),_kX_k+Γ_(k+1),_kU_k+W_k Z_k=H_kX_k+V_k如作下列假设:E[W_k]=q_k,E[W_kW_i~T]=Q_k δ_(k,i),Q_k≥0E[V_k)=γ_k,E[V_kV~T_i]=R_k δ_(k,i),R_k>0{V_k}、{W_k}、{X_0}互不相关δ_(k,i)为 Kroneker δ-函数,满足下列关系:     

3元◢n◣立方体网络的◢t/k◣可诊断度研究

可诊断度是评估多处理器系统可靠性的一个关键指标.t/k诊断策略通过允许至多k个无故障处理器被误诊为故障处理器,从而极大提高了系统的可诊断度.与t可诊断度和t1/t1可诊断度相比,t/k可诊断度可以更好地反映实际系统的故障模式.3元n立方是一种性质优良并且应用广泛的网络拓扑,在许多分布式多处理器的构建中被用做底层网络.根据一些引理以及确定系统为t/k可诊断的充分条件,研究得出当n≥3及0≤k≤n,3元n立方是tk,n/k-可诊断的,其中tk,n=2(k+1)n-(k+1)(k+2).这个结果显示,在选择恰当的k值时,3元n立方的t/k可诊断度tk,n远大于其t可诊断度2n和t1/t1可诊断度4n-3.     

一个新的广义(k,n)-门限密钥方案

1979年,Shamir提出的(k,n)-门限密钥分散管理的概念使密钥管理更加安全灵活。但这一方案也有其不完善之处,因为在现实中参与密钥管理的人在系统中所处的地位不尽相同,有许多活动必须要求某些特定的群体参与才能进行。该文考查了此类情形,将(k1,n1;k2,n2;…;k1,n1)-门限方案加以推广,提出了更为一般的k-(k1,n1,k2,n2;…;k1,n)-门限方案及其实现方法。     

TTL中规模集成电路及其应用 第五讲

<正> (二)寄存器和移位寄存器寄存器是计算机的一个重要部件,用于暂存参加运算的数、运算结果、指令等,为了寄存信息,它必然是由有记忆功能的触发器所组成,此外还要有一些接收数据的控翩门,使寄存器各触发器在同一个接收命令作用下接收信息。在计算机中常常要求寄存器有“移位”功能。例如,进行乘法运算时要将部分积右移,除法运算时则要把余数左移。将并行传送的数转换成串行传送的数     

同步时序电路的矩阵分析与综合

本文在讨论中规定:<1>组成时序电路的触发器仅具有一种形式。对于由多种形式的触发器组成的时序电路,等效成全由J-K触发器组成的电路来分析。<2>除了组成时序电路的各触发器外,电路中不再有其他时序元件。 1.基本概念与定义 在进行逻辑设计或时序电路的分析与综合时,如果给真值表加上括号并将其转置,就可写成矩阵形式。对应原始真值表的状态矩阵称为初始状态矩阵Q_n。Q_n中元素的任何变化,就构成一个新的矩阵Q_(n 1),称为状态转移矩阵。状态矩阵的运算,不能沿用线性     

(n,k)-冒泡排序网络的子网络可靠性

并行计算机系统互连网络的拓扑性质对系统功能的实现起着重要的作用。为了精确度量基于(n,k)-冒泡排序网络构建的并行计算机系统的子网络容错能力,建立了(n,k)-冒泡排序网络中(n-m,k-m)-冒泡排序子网络与特定字符串之间的一一对应关系,研究了点故障模型下(n,k)-冒泡排序网络中(n-m,k-m)-冒泡排序子网络的可靠性。当2≤k≤n-2,1≤m≤k-1时,首先在概率故障条件下给出了(n,k)-冒泡排序网络中存在无故障的(n-m,k-m)-冒泡排序子网络的概率估计,并通过仿真实验验证了所得结果的精确性;其次,得出了不同数目的(n-m,k-m)-冒泡排序子网络保持无故障状态的平均失效时间的计算公式,仿真实验表明理论结果与仿真结果趋于一致。     

用CC4060集成电路和CMOS门电路分别组成秒信号发生器

<正> 虽然CC4060内部有14级由T触发器构成的二分频器,但实际输出端只有10个:Q_4～Q_(10)、Q_(12)～Q_(14)。Q_1～Q_3以及Q_(11)并不引出。CP_1、CP_0和     

静态移位寄存器的分析和改进

本文先讨论过去讲过的电流导引逻辑(current-routing logic)移位寄存器的工作范围,随后定性地讨论这个移位寄存器的改进线路。改进后的线路,不仅电性能上有很大改善,而且集成度也有很大改善,这是100％的消除了触发器收集极电阻耗费硅片面积的结果。用一个近似的触发器模型,计算这个线路的工作范围,并和未改进的线路进行比较。最后讨论改进线路的集成方式。对工作范围的测量和计算结果比较表明,这个近似的触发器模型,对了解移位寄存器的基本性能是足够的了。     

一个基于堆栈操作的快速填色算法S—Filling

1.边界特性分析 不失一般性,区域可用一多边形表示,设多边形由一逆时针方向顶点序列{z_i}~n_(i=1)×(z_i=(x_i,y_i))确定,它们可由一个2维数组p(2,n+1)存贮: ((p(1,i),p(2,i))=(x_i,y_i),i=1,2,…,n     

k元n立方网络的k圈排除问题的递归算法

为了度量以k元n立方网络为底层网络拓扑的并行计算机系统的容错能力,通过构造k元n立方网络中使得所有的k元1立方子网都发生故障的最小节点集合的方法,提出求解其k元1立方子网排除点割集的一种递归算法;证明了要使k元n立方网络中所有k元1立方子网都发生故障至少需要破坏掉kn-1个节点。结果表明,在不超过kn-1-1个节点被破坏的情况下,以k元n立方网络为底层拓扑构建的并行计算机系统中依然存在无故障的k元1立方子网。     

一种新的广义(k,n)门限秘密共享方案*

基于离散对数的安全性和(k,n)门限方案给出了一种新的k-(k1,n1;k2,n2;...;kt,nt)门限方案.在该方案中,各参与者的子秘密自己选取,甚至连秘密分发者也不知道.秘密恢复过程中,各参与者能够验证其他参与者是否进行了欺骗.每个参与者只需要维护一个子秘密,就可以实现对多个秘密的共享.     

存储系统的故障检测和诊断

本文提出一种算法,用于半导体随机线选法存储系统中检测和诊断地址寄存器、译码器和数码寄存器等各种固定性故障。应用一个外加测试器,它只通过公共的控制信号、电源线、地址寄存器和数码寄存器与存储系统联系,也就是说测试系统不可能访问存储系统其他部分时可应用此算法。当测试系统的部件(地址寄存器,译码器等)时,不需要假定未经测试的部件无故障。详细地讨论了因故障屏蔽所引起的问题。同时这个分析也允许有故障时同时存取二个或更多的字的情况。要区分故障和失效两个不同的概念,逻辑门和位线等处于死1或死0状态称为故障,因固定逻辑故障引起存储器不能正常工作称为失效,地址寄存器测试算法串行逐位地对地址寄存器的每一位进行测试,而对一个 n 位的地址寄存器进行完全测试要求取数约7n 至10n 次。算法要求至少存在一个功能存储位线和一个地址寄存器位的组合,并且当出现多重故障时该算法仍有效。虽然与某一地址寄存器位相连接的译码器和存储元件的故障综合,恰好与这一地址位的故障现象相同,因而可能屏蔽这一无故障的地址位,但仍有可能正确诊断地址位的故障。译码器测试算法检验2~n 根译码输出线,且能决定是否含有一根失效线。整个译码器的测试要求取数次数约(n+2)2~n 次,并基于“非创造”(noncreative)网络的概念,限制译码输出线的失效类型。测试过地址寄存器和译码器之后,证明其不存在故障,郡么再采用普通的读/写技术测试数码寄存器和存储器阵列。     

BCube在2-限制连通度下的容错路由算法

BCube是具有良好性能的数据中心网络.相比传统的树形数据中心网络,BCube在扩展和容错性能方面都表现出很大的优势.目前,对于BCube的研究可以归结为对其逻辑图BCn,k(广义超立方体的一种特例)的研究,其中交换机被视为透明设备.在实际应用中,随着网络规模的不断增加,顶点发生故障已经成为一种常态.因此,研究网络的容错路由很有意义.目前,有不少关于BCn,k容错路由的研究,但其2-限制连通度下的容错路由目前还没有被研究.在提出容错路由算法之前,首先证明了BCn,k的2-限制连通度为3(k+1)(n-1)-2n,其中k≥3且n≥3.然后在此基础上提出了一个时间复杂度为O(κ(BCn,k)3)的容错路由算法,其中κ(BCn,k)=(k+1)(n-1)是BCn,k的连通度.该算法可以在故障顶点个数小于3(k+1)(n-1)-2n且每个无故障顶点至少有两个无故障邻居时找到任意两个不同的无故障顶点之间的一条无故障路径.     

k元n维冒泡排序网络的子网排除

在并行计算机系统中,元器件和线路故障普遍存在,而系统的容错能力可以通过其底层基础网络的拓扑性质衡量。为了精确度量以k元n维冒泡排序网络为底层拓扑结构的并行计算机系统的容错能力,结合其层次结构和子网划分特征,分别提出了节点故障模型和线路故障模型下攻击该网络中所有k－m元n－m维冒泡排序子网络的算法,确定了需要攻击的最优节点集合和最优线路集合。根据算法可得:当2≤k≤n－2,m≤k－1时,攻击k元n维冒泡排序网络中所有的k－m元n－m维冒泡排序子网络,在节点故障模型下需要攻击至少C^m_nm!个节点,在边故障模型下需要攻击至少C^m_nm!条线路。     

k元n方体网络的子网络可靠性

并行计算机系统互连网络的拓扑性质对系统功能的实现起着重要的作用。为了衡量基于[k]元[n]方体网络构建的并行计算机系统的容错能力,研究了边故障模型下[k]元[n]方体网络中[k]元[(n-1)]方体子网络的可靠性。当[k(k≥3)]为奇数时,分别在固定划分模式和灵活划分模式下得出了[k]元[n]方体网络中不同数目的[k]元[(n-1)]方体子网络保持无故障状态的平均失效时间的计算公式,并通过仿真实验验证了理论结果的精确性。研究表明,当[k]为奇数的[k]元[n]方体网络中有边故障发生时,相比固定划分模式,在灵活划分模式下不同数目的[k]元[(n-1)]方体子网络保持无故障状态的平均失效时间更大。     

高速DSP串行外设接口设计

文章分析了DSP同步串行外设接口的整体结构,以及工作时钟与数据传榆的四种类型,具体讨论寄存器基本单元触发器的改进和利用Verilog语言设计同步串行外设接口的寄存器电路,且给出了寄存器写操作在TMS320LF2407芯片正常工作的仿真时序图.     

多指标数据的星座图表示和分类

§1.引言设z_1,…,z_n是n次观测数据,各有P个观测指标,即 z_k=(z_(k1),…,z_(kp))＇,k=1,…,n。