巧用卡诺图设计多输出组合逻辑电路

本文通过实例说明逻辑卡诺图在设计多输出组合逻辑电路中的作用.旨在介绍逻辑卡诺图之间的相互关系,以提高广大读者用逻辑卡诺图化简逻辑函数的能力以及设计多输出组合逻辑电路的能力.     

卡诺图在数字电路分析和设计中的应用

卡诺图是数字电路中非常重要的分析和设计工具。通过若干实例,揭示了卡诺图的直观性和实用性,系统全面地掌握卡诺图的各种应用,可以大大简化数字电路分析和设计的过程,起到事半功倍的效果。     

多变量卡诺图逻辑相邻的确定

卡诺图化简仅适用于四个及四个变量以下的逻辑函数的化简。提出了多变量卡诺图化简的两种方法：对称法和卡诺图变换法。解决了多变量卡诺图判断逻辑相邻问题，完善了数字电子技术中卡诺图化简的相关理论。     

如何利用卡诺图快速准确地化简逻辑函数

如何利用卡诺图快速准确地化简逻辑函数张兰群（南京航运学校电子教研组，南京，２１００１１）众所周知，化简逻辑函数可以利用逻辑代数的公式和定理。但是，对于一个较复杂的逻辑函数，有时不易看出该用什么样的逻辑代数的公式和定理，即使化简出来，也要费九牛二虎之力...     

降维卡诺图在逻辑函数设计中的应用

讨论了降维卡诺图中降维变量的选择方法,给出了由逻辑函数表达式直接做降维卡诺图、用降维卡诺图化简逻辑函数的具体步骤和方法,并分析了在设计组合逻辑电路中,用降维卡诺图的方法去构造相对应的逻辑函数,从而实现其逻辑功能。     

基于数字电路中卡诺图的应用研究

卡诺图的用途不只限于化简逻辑函数,深入理解卡诺图的内涵,灵活地应用它,能得到意想不到的效果。文本介绍卡诺图在记忆格雷码,竞争冒险中的判断,数据选择器实现组合逻辑函数和逻辑函数的逻辑运算等方面的应用。     

《如何利用卡诺图快速准确地化简逻辑函数》一文的启发

拜读本刊１９９８年第三期所刊《如何利用卡诺图快速准确地化简逻辑函数》一文很受启发,自己在多年教学生涯中也集得一点小经验,现介绍给读者以利交流。卡诺图化简的最大优点是直观,从化简图上可直接看到化简后的表达式包含几个乘积项,每项几个变量。卡诺图化简的关键...     

复合卡诺图在多输出组合逻辑电路设计中的应用

为了使设计的多输出组合逻辑电路达到最简,运用复合卡诺图化简多输出函数,找出其各项的公共项,得到的表达式不一定是最简的,但是通过找公共项,使电路中尽量使用共用的逻辑门,从而减少电路整体的逻辑门,使电路简单。结果表明,利用复合卡诺图化简后设计出的电路更为简单。     

基于四变量的多变量卡诺图化简新法

以四变量逻辑函数卡诺图化简方法为基础,提出了一种新型有效的多变量逻辑函数卡诺图化简方法,该方法共分为6个化简步骤,在局部小卡诺圈和整体大卡诺圈的化简过程中应用了四变量逻辑函数卡诺图化简方法,因此该方法科学有效,为多变量逻辑函数的化简提供了方式方法,也进一步丰富了布尔代数.     

基于Verilog HDL的UART IP的设计

通用异步接收发送器具有可编程性和高度兼容性,在嵌入式系统设计中得到了广泛的应用.介绍了一种利用Verilog HDL语言设计UART核心功能的方法,具体描述了发送、接收、同步FIFO以及波特率发生器模块的设计,最后给出了该核心模块的整体功能仿真和综合结果.结果表明该UART功能正确、稳定、可靠,可以很好地应用于异步通讯中.     

基于Verilog语言的可预置加减计数器的设计

计数器是大规模集成电路中运用最广泛的结构之一。在模拟及数字集成电路设计当中,灵活地选择与使用计数器可以实现很多复杂的功能,可以大量减少电路设计的复杂度和工作量。讨论了一种可预置加减计数器的设计,运用Verilog HDL语言设计出了一种同步的可预置加减计数器,该计数器可以根据控制信号分别实现加法计数和减法计数,从给定的预置位开始计数,并给出详细的VerilogHDL源代码。最后,设计出了激励代码对其进行仿真验证,实验结果证明该设计符合功能要求,可以实现预定的功能。     

硬件电路HDL设计模块的网络化测试

硬件电路设计的验证工作是设计的重要一环,通过高级语言来编写测试模块,可显著地提升测试验证的效率。Python丰富的代码库,与其它语言的接口多等特点,使得通过Python这一高级语言进行硬件电路设计的验证工作变得更重要,测试工作的可重用性明显提高。本文提供了一种全Python的网络测试环境方案,它以DjangoWeb服务框架为基础,测试核心是Cocotb协同测试环境,只需要少量的代码就能完成网络测试系统的建设。通过测试用例说明了建立和运行的一般过程。     

基于Verilog HDL的ADC0809采样控制器设计

介绍了芯片ADC0809的工作原理和如何利用Verilog HDL硬件描述语言设计ADC0809采样控制电路，同时给出采样控制电路在Quartus Ⅱ4．0软件环境下的功能仿真波形，并通过Altera公司的CPLD器件EPIK30TC144—3和GW48EDA教学试验系统来实现A／D采样控制器。实践证明设计的电路能够稳定、可靠的工作。     

基于Verilog HDL双向端口的设计与实现

在数字系统的FPGA设计中经常用到双向端口,即同时具有输入/输出功能的端口,而Verilog HDL描述的双向端口在某些情况下不能被直接赋值使用。介绍了基于Verilog HDL双向端口的三种实现方法:使用“assign”语句、元件例化(module instantiate)、图形与文本混合设计,说明了设计过程,并给出了相关程序及仿真波形。仿真结果与测试结果一致,说明该实现双向端口的方法可行。     

一阶降维卡诺图在数字电路中的应用

揭示了降维卡诺图的规律。通过实例介绍了用一阶降维卡诺图表示和化简逻辑函数的方法和应用。由于卡诺图的规模大大减少,从而有效地拓展了卡诺图的使用范围。     

PDP信号存储处理IP核的设计与VerilogHDL实现

介绍了等离子显示器的基本电路系统及寻址显示分离子场驱动方法,设计了一种具有伪轮廓消除功能的PDP信号存储处理IP核,作为PDP信号控制系统的核心部分,它具备通用的外部电路接口,有较强的可移植性和可复用性,稍加改动便可应用于不同类型和不同参数的PDP显示控制,缩短了设计周期。利用Verilog HDL语言中有限状态机和参数化设计思想对IP核进行了描述和设计,并在Xilinx公司的FPGA器件上实现了IP核的功能验证。     

数字集成电路设计中的硬件加速验证技术

在芯片规模指数式上升和要求面市时间快速缩短的双重压力下,验证已成为数字集成电路设计的瓶颈。利用硬件加速验证技术能很好地解决这一问题。该文论述了硬件加速验证系统的工作原理和组成结构,通过与传统HDL仿真器的比较证明了其优势,并以Aldec公司硬件加速验证工具HES为例说明了硬件加速验证的验证流程。     

基于Verilog HDL语言的32X8 FIFO设计

介绍了FIFO的基本概念、设计方法和步骤，采用了一种新颖的读、写地址寄存器和双体存储器的交替读、写机制，实现了FIFO的基本功能，同时使本32X8 FIFO拥有可同时读、写的能力。完全基于Verilog HDL语言实现了电路功能并应用Synopsys公司的Design Compiler和VCS对其进行综合、仿真。     

如何用Verilog HDL来设计数字系统

详细阐述了硬件描述语言(HDL)的特点,并以用Verilog HDL设计Cache为例,说明如何采用自顶向下方法设计数字系统以及这种设计的优越性。