计算机软硬件通信共享存储可重构的优化实现

随着计算机可重构器件的飞速发展以及迅速普及,其内部存储内容可以实现全面共享的可重构计算机软硬件通信已经隧慢地变成世界计算机领域所瞩目的一个问题。由于可重构器件不单单具备硬件电路所拥有的超高计算效率,还可以与此同时具备可进行多次分段编程等硬件电路所不具备的特点,硬件任务以及软件任务近似相等的这一概念逐渐在计算机系统设计的过程中普及开来,共享存储可以以比较灵活的方式来进行一些十分复杂缜密的大型运算工作,并且还打破了常规在设计的过程中将计算机的软硬件协同设计模块进行了大型的修改,这为计算机领域带来了十分巨大的改变。     

循环在可重构处理器上的软硬件划分技术

针对较大循环在可重构处理器上的映射问题提出了一种启发式的算法,将循环划分为在处理器上执行的软件部分和在可重构阵列上执行的硬件部分,并且使两者之间的数据传输量最小.通过测试,相比于原有处理较大循环的方法,该技术降低了13%～29%的循环执行时间.在FPGA验证系统上通过H.264中的运动估计和MPEG-2中的IDCT等多种多媒体核心算法验证了该划分技术.使用该划分技术后,验证系统相比于类似结构在不增加硬件规模的情况下,有平均3.5倍的性能提升.     

共享存储可重构计算机软硬件通信的优化实现探讨

随着信息技术的不断完善和发展,计算机已经成为生活和工作当中不可缺少的一部分,借助计算机进行数据的处理和优化,能够在很大程度上提高信息处理的效率.在计算机进行数据处理的过程当中,人们对于计算机处理数据的效率以及使用性能有了越来越多的要求.所以可重构器件得到了快速的发展,共享存储可重构计算机软硬件通信逐渐成为国际计算机领域新的风向标.可重构器件不仅能够实现多编程任务,同时还具有良好的硬件电路计算效率高的性能,使修正工作更加的灵活,并且还能够使软件任务和硬件任务同时共存于同一设计系统当中,实现信息的共享和通信,打破了传统计算机软硬件不能协同设计的问题.本文将对共享存储可重构计算机软硬件通信进行详细的探讨.     

共享存储可重构计算机软硬件通信的优化实现探究

随着信息技术的发展,在生活和工作中应用计算机的范围也在逐步的扩大,人们通常依靠计算机进行数据的优化处理,借助计算机强大的数据处理能力,能够很大程度的提升信息处理的效率。在数据的处理中,对于计算机的处理效率和性能也提出了更高的要求,因此在解决这个问题的时候,要进行可重构计算机处理,从硬件和软件两个方面共同的优化计算机的通信效率。本文针对共享存储可重构计算机软硬件通信进行了相关的讨论。     

基于软硬件协同的AAC和AVS音频可重构解码器

在分析AAC和AVS音频特点的基础上提出了1种软硬件协同的AAC和AVS音频可重构解码器设计方案,这种方案能以很少资源以及较低的运行频率来实现2种压缩标准的解码。     

嵌入式粗颗粒度可重构处理器的软硬件协同设计流程

 面向多媒体应用的可重构处理器架构由主处理器和动态配置的可重构阵列(Reconfigurable Cell Array,RCA)组成.协同设计流程以循环流水线和流水线配置技术为基础,采用启发式算法对应用中较大的关键循环进行了软硬件划分,使用表格调度算法实现了任务在RCA上的映射.经过FPGA验证,H.264基准中的核心算法平均执行速度相比于PipeRench,MorphoSys,以及TI DSP TMS320C64X提高了3.34倍.     

可重构柔性网络资源管理与服务映射方法研究

提出了基于资源重组的可重构柔性网络(RFNet)。RFNet中的网络服务是构件的有机组合,并且能够根据新的业务需求,利用构件复用思想,从软硬件出发重构出满足需求的新的网络服务。首先介绍RFNet的体系结构,然后提出RFNet的"资源管理—承载网映射—网络服务映射"的流程机制。经过评估,提出的RFNet"资源管理—承载网映射—网络服务映射"机制能够很好地支持差异化服务的构建与共存,并且基于负载均衡的可重构服务承载网映射算法RSCNM在网络构建成功率、最大节点强度、平均链路利用率和构建平均收益上具有明显的优势。     

基于硬件任务顶点的可重构系统资源管理算法

可重构资源的管理是影响动态可重构系统性能的关键因素之一.本文提出了一种保持任务顶点信息的布局算法KTVP,并将其扩展为KTVS调度算法.KTVP/KTVS算法根据已接收硬件任务的顶点信息安排新到达的硬件任务,可通过对系统资源的编码迅速验证布局/调度的可行性,能有效减少系统资源浪费,提高系统内在的并行度.仿真实验表明,与已有算法相比,KTVP/KTVS算法具有更低的任务拒绝率和更小的运行开销.     

基于对EPCS在线编程的FPGA可重构方法

介绍了一种基于对EPCS配置芯片在线编程方式实现的FPGA可重构方案。这种可重构方案主要是通过开发CPLD器件对EPCS系列的配置芯片进行在线重新烧写用户所需要的配置程序,从而达到重构FPGA系统的目的。文中详细地描述了这种FPGA可重构方案的设计思路以及实现方法。     

动态可重构技术浅述

动态可重构技术可以利用可重配置硬件的灵活性,使可重配置硬件不同时刻完成不同的功能.分析表明,通过对可重配置硬件的复用进而扩大硬件的等效规模,可以节省硬件资源的面积、输入/输出管脚和系统的功耗等.研究了动态可重构技术包含的内容,讨论了动态可重构系统设计过程中需要考虑的问题并描述了其发展趋势.     

基于SoC和软硬件协同处理的可重构JPEG2000实现

提出一种基于SOC、具有可重构功能的JPEG2000软硬件协同实现方案.重点分析并实现了一种提升9/7、5/3算法的统一流水线结构.对于标准算法中的彩色变换、内容模型生成模块、Tier1编码和MQ编码器采用硬件加速处理,并对图像预处理单元、Tier2编码和系统控制功能则采用软件在NiosⅡ嵌入式系统上实现.最后采用以Altera公司的EP3C25F672作为核心芯片的开发系统,对该算法进行了软、硬件仿真,结果证明采用软、硬件协同处理,能有效地克服JPEG2000在实际应用中存在的速度和灵活性之间的瓶颈,具有计算效率高和芯片利用率高等一系列优点.     

Towards Software Defined Radios Using Coarse-Grained Reconfigurable Hardware

Mobile wireless terminals tend to become multimode wireless communication devices. Furthermore, these devices become adaptive. Heterogeneous reconfigurable hardware provides the flexibility, performance, and efficiency to enable the implementation of these devices. The implementation of a wideband code division multiple access and an orthogonal frequency division multiplexing receiver using the same coarse-grained reconfigurable MONTIUM tile processor is discussed. Besides the baseband processing part of the receiver, the same reconfigurable processor has also been used to implement Viterbi and Turbo channel decoders.     

可重构非线性布尔函数利用率模型研究与硬件设计

为解决序列密码中非线性布尔函数(Non-Linear Boolean Function, NLBF)硬件资源利用率低的问题,该文对以查找表(Look-Up Table, LUT)为基本构件的利用率模型进行研究,并结合适配算法的前期处理结果确定影响硬件利用率的3个基本参数(LUT大小、单元规模和输入端口数目);在此基础上,以变量频次为约束实现NLBF的映射,完成非线性运算单元的设计,单元支持多路并行处理。在SMIC 180 nm下进行逻辑综合,并行度为32时,工作频率达到241 MHz,吞吐率为7.71 Gb/s;对不同NLBF进行利用率评估,利用率均达到91.14%以上,并且随着并行度增加,利用率不断增大。     

Adaptive Resource Management Platform for Reconfigurable Networks

Users’ expectations towards technology, in terms of quality, service availability and accessibility are ever increasing. Aligned with this, the wireless world is rapidly moving towards the next generation of systems, featuring cooperating and reconfiguring capabilities for coexisting (and upcoming) Radio Access Technologies (RATs), so that to improve connectivity and reduce costs. In this respect, conventional planning and management techniques ought to be replaced by advanced schemes that consider multidimensional characteristics, increased complexity and high speeds. To this effect, means are needed capable to support scalability and to cater for advanced service features, provided to users at high rates and cost-effectively. This article provides a scheme to optimize resource management in future systems, by describing a platform that accommodates engineering mechanisms that deal with dynamic, demand driven planning and managing of spectrum and radio resources in reconfigurable networks. To do so, it first discusses the fundamentals and the approach followed in the proposed architecture and then investigates the basic functional modules. The architecture is validated through a set of use-cases that exemplify the operational applicability and efficiency in a wide range of communication scenarios.

一种面向粗粒度可重构阵列的硬件木马检测算法的设计与实现

硬件木马检测已成为当前芯片安全领域的研究热点,现有检测算法大多面向ASIC电路和FPGA电路,且依赖于未感染硬件木马的黄金芯片,难以适应于由大规模可重构单元组成的粗粒度可重构阵列电路。因此,该文针对粗粒度可重构密码阵列的结构特点,提出基于分区和多变体逻辑指纹的硬件木马检测算法。该算法将电路划分为多个区域,采用逻辑指纹特征作为区域的标识符,通过在时空两个维度上比较分区的多变体逻辑指纹,实现了无黄金芯片的硬件木马检测和诊断。实验结果表明,所提检测算法对硬件木马检测有较高的检测成功率和较低的误判率。     

一种基于SDR硬件平台的可重构方式设计

基于目前多通信体制共存的局面和通信技术高速发展的趋势,本文在对可重构技术进行研究的基础上,提出一种适合清华大学“软硬件可重构的新一代无线通信统一平台”硬件平台的可重构方式,即寄存器参数重配置方式和模块切换方式相结合的动态重构方式。该动态重构方式可节省资源消耗,同时可获得良好的可扩展性和灵活性。     

基于SytemC动态可重构系统硬件任务管理模型

采用基于框架的建模仿真方法,对动态可重构系统进行设计空间搜索,需要建立仿真模型评估任务的管理策略.为此,文中利用SystemC搭建了一种动态可重构系统的硬件任务管理模型,该模型可根据不同的管理策略和重构资源进行调整.仿真实验结果表明,通过模型仿真获得硬件任务,在指定管理策略和资源约束下的实时调度布局信息,并针对具体应用...     

在数字版权保护软件开发中实施极限编程

文章介绍了极限编程的基本概念和数字版权保护软件开发的特点。在此基础上，详细阐述了在数字版权保护软件开发中采用极限编程的优势和弊端。     

Medium-Grain Cells for Reconfigurable DSP Hardware

Reconfigurable hardware contains an array of programmable cells and interconnection structures. Field-programmable gate arrays use fine-grain cells that implement simple logic functions. Some proposed reconfigurable architectures for digital signal processing (DSP) use coarse-grain cells that perform 16-b or 32-b operations. A third alternative is to use medium-grain cells with a word length of 4 or 8 b. This approach combines high flexibility with inherent support for binary arithmetic such as multiplication. This paper presents two medium-grain cells for reconfigurable DSP hardware. Both cells contain an array of small lookup tables, or ldquoelementsrdquo, that can assume two structures. In memory mode, the elements act as a random-access memory. In mathematics mode, the elements implement 4-b arithmetic operations. The first design uses a matrix of 4 times 4 elements and operates in bit-parallel fashion. The second design uses an array of five elements and computes arithmetic functions in bit-serial fashion. Layout simulations in 180-nm CMOS indicate that the parallel cell operates at 267 MHz, whereas the serial cell runs at 167 MHz. However, the parallel design requires over twice the area. The proposed medium-grain cells provide the performance and flexibility needed to implement DSP. To evaluate the designs, the paper estimates the execution time and resource utilization for common benchmarks such as the fast Fourier transform. The architecture model used in this analysis combines the cells with a pipelined hierarchical interconnection network. The end results show great promise compared to other devices, including field-programmable gate arrays.