利用监测器复位信号捕捉电路来排除嵌入系统的故障

这是一种简单而廉价的电路,采用一只4013 CMOS触发器和几只无源器件,便可用来确定随机复位是由于电路板迭层烧坏还是监测器复位电路的信号所引起的。我们还可使用这种电路,像访问内存或访问I/O一样,来“捕捉”和保持其它逻辑电平的触发边缘。图1中的4013时钟输入(引脚3)信号逻辑电平的上升沿,将给触发器提供定时信号。因为该电路能保持数据     

CMOS集成电路应用讲座 第四讲 触发器及应用

触发器是最基本的逻辑单元之一,是一种双稳态电路,与其他逻辑电路配合可广泛应用于计算机、数字仪表、数控群控、通信设备和工业自动化线路中.下面就以各种应用为例作一些介绍.一、B-S触发器R-S触发器是最简单的一种触发器,它可由双两输入端的与非门或双两输入端的或非门将输入输出交叉耦合组成.采用与非门组成的R-S触发器由下降沿(后沿)触发,以使触发器置1或置0.采用或非门组成的R-S触发器由上升沿(前沿)触发,可以使触发器置1或置0.根据输入脉冲的极性,合理采用不同类型的R-S触发器,可以满足逻辑设计的要求.     

恒比定时触发器

恒比定时触发器(定比触发器)是激光人卫测距系统中的一个关键部件。它将输入的激光主、回波信号按一定的比例产生一个输出脉冲,其前沿出现的时刻不随输入信号幅度而变化,用它们来作为计数器的开门和关门信号能大大减小测距误差,经鉴定对于用腔倒空器件的人卫测距系统,对地面靶板测距,当接收面积改变128倍时,所得均方差优于±10cm,最小均方差达±4.5cm。定比触发器在核物理及粒子物理实验中也得到广泛运用。本线路经测定对于上升时间≤     

动态阈值触发器

从阈值来谈,触发器通常可分为两类,一类为普通的触发器,其输入信号从小变大(下面简称正向)时触发触发器的电子即正向阈值V_(T+)与输入信号从大变小(下面简称反向)时触发触发器的电平即反向阈值V_(T-)相等,即V_     

手把手教你学CPLD、FPGA设计(十三) 触发器的设计实验

<正> 前面介绍的组合逻辑电路,其任意时刻产生的输出仅与当时的输入有关,它没有记忆功能。而触发器是一种具有记忆功能的电路,在任意时刻产生的输出不仅与当时的输入有关,而且还与过去的输入有关。1.RS触发器1).RS触发器简介图1为RS触发器电路框图,输入端为R、S、CLK,输出端为Q、QB,其中时钟CLK为输入门控信号,只有CLK信号到来时,输入信号R、S才能进入触发器。依CLK信号的触发方式不同,RS触发器可分为上升沿触发和下降沿触发两种。图1为上升沿触发的RS触发器。RS触发器真值表如表1所示。     

数字集成电路用于线性相位检测

使用双稳态触发器的简易鉴相器,其输出往往是模糊的,亦即触发器的初始状态、输入信号相对于基准信号的相位通常是不确定的。本文介绍一种使用两个JK触发器和三个双输入端“或非”门电路构成的鉴相器,可在0°～360°范围内提供不模糊的线性输出。该电路一个输入端的相位(可超前或滞后于另一个输入端)保持与双稳态触发器的状态无关,无论信号是否连续加到鉴相器。在多卜勒测距实验中,曾要求设计一个具有这种特性的鉴相     

CMOS数字集成电路原理与应用（五）

(五)触发器触发器有两个稳定的工作状态,有一个或两个输入端和两个互补输出端。当在输入端加入不同的触发信号时,就使输出状态发生翻转,所以称为触发器。当取消触发信号时,触发器保持其输出状态不变,直到接入另一种输入时输出时才发生改变,触发器可用来组成计数器、寄存器和存储器。按其功能,触发器可分为R—S触发器、D触发器、J—K触发器、单稳态     

PSM发射机循环调制器电路时序分析

国家广播电影电视总局无线电台管理局魏瑞发、陈锡安两位老师编著的《脉阶调制设备》一书详细分析了 PSM调制器的基本原理和各单元电路的工作过程 ,本文就我台所用黑龙江广播设备制造厂的 5 0 k W PSM发射机循环调制器电路 D触发器复位脉冲、JK触发器时钟脉冲的产生过程 ,作一简略分析。图 1为循环调制器的部分电路图 ,与本文叙述无关部分没有绘出。 CL K为 PSM调制器的时钟信号 ,由镇噪板的锁相环产生 ;D触发器输入信号记为 Dx、Dy ,输出信号记为 Qx、Qy,作为移位寄存器的时钟脉冲 ;由本电路产生的 JK触发器的时钟触发信号记为 J…     

程序模拟准稳触发器

程序清单1中的Verilog HDL程序允许你模拟一个置位—复位输入端同时为高电平的置位——复位(SR)触发器的工作状态。在这种情况下,一个物理SR触发器的输出就会变为不定。诸如随机数和噪声发生器(PSN)电路,都具有此特性。     

基于门控时钟技术的低功耗三值D型触发器设计

本文在三值D型触发器的基础上提出了一种低功耗三值门控时钟D型触发器的设计.该设计通过抑制触发器的冗余触发来降低功耗,PSPICE模拟验证了该触发器具有正确的逻辑功能.与三值D触发器相比,该触发器在输入信号开关活动性较低的情况下具有更低的功耗.同时该电路结构可以推广到基值更高的低功耗多值触发器的设计中.     

数字集成电路讲座(4)

<正> 第三讲 触发器(上) 触发器是组成时序电路的基本单元,以后我们要讲到的计数器、分频器和移位寄存器等都是由触发器作为主要功能部件。另外,触发器在信号产生、变换和控制电路中也有广泛的应用。 一、几种常用触发器 1.三态R-S触发器CD4043 R-S触发器是最简单的触发器,也叫“复位—置位触发器”。一般由“与非”门或者“或非”门交叉连接而成,如图1所     

高速箝位结构用于脉冲形成电路

正反馈放大器是信号级脉冲形成电路的基础。这种装置确保了输入信号超过输入阈值时的类触发作用：在大多数情况下．输入信号为电压信号。最著名的触发器为施密特触发器（今年它将迎来70周年生日）。英国科学家OH Schmltt在1938年以两级运放带电流反馈的形式，发明了施密特触发器，其中的两个有源器件为电子管。     

触发器消除机械开关颤动

本电路适用于μP系统中人工中断开关的去颤。利用对按键开关(S_1)的NC触点去颤的方法,此电路确保每次开关S_1按下时,V_(OUT)仅产生一个负脉冲(对于高有效中断,可使用触发器的Q输出)。S_1由弹簧使其保持在图示的NC位置,这使复位输入(脚1)保持为低,因而使V_(OUT)为高。当压下按键时,S_1立即开关到NO位置并且使触发器的CLK输入为低(此时V_(OUT)不变)。当你的手指松开按键时,NO闭合中断,获得从低到高过渡成为数据输入(D=1)的钟信号,     

一种用于助听器SoC的上电复位及欠压检测电路

设计了一种用于助听器SoC的上电复位及欠压检测电路。该电路包括输入级电路、8位逐次逼近模数转换器、片上振荡器、低压差线性稳压器和数字逻辑电路。电路采用SMIC 0.13 μm 1P8M CMOS工艺实现,后仿真结果表明,在1 V电源电压下,电路能够完成上电复位及欠压检测功能;在100 Hz输入信号和62.5 kHz时钟频率下,模数转换器输出信号的信号失真比(SNDR)为47.77 dB,有效位数(ENOB)达到7.64 位。整体电路功耗为140 μW。     

基于数据选择器和D触发器的多输入时序电路设计

为了探索多输入时序逻辑电路的简便实现方法,介绍了基于数据选择器和D触发器的多输入时序逻辑电路设计技术。即将D触发器和数据选择器进行组合,用触发器的现态作为数据选择器选择输入变量、数据选择器的输出函数作为触发器的D输入信号,构成既有存储功能又有数据选择功能的多输入端时序网络。由触发器的现态选择输入变量、所选择的输入变量决定触发器的次态转换方向。该方法适合实现互斥多变量时序逻辑电路,且在设计过程中不需要进行函数化简。     

基于毛刺阻塞原理的低功耗双边沿触发器

当输入信号存在毛刺时,双边沿触发器的功耗通常会显著增大,为了有效降低功耗,提出一种基于毛刺阻塞原理的低功耗双边沿触发器。在该双边沿触发器中,采用了钟控CMOS技术C单元。一方面,C单元能有效阻塞输入信号存在的毛刺,防止触发器锁存错误的逻辑值。另一方面,钟控CMOS技术可以降低晶体管的充放电频率,进而降低电路功耗。相比其他现有双边沿触发器,该双边沿触发器在时钟边沿只翻转一次,大幅度减少了毛刺引起的节点冗余跳变,有效降低了功耗。与其他5种双边沿触发器相比,该双边沿触发器的总功耗平均降低了40.87%~72.60%,在有毛刺的情况下,总功耗平均降低了70.10%~70.29%,仅增加22.95%的平均面积开销和5.97%~6.81%的平均延迟开销。     

CMOS模拟开关在准多线测量中的应用

已有不少文章介绍了在普通示波器(单踪或双踪)上增加一块附加线路装置以实现多路信号的同时测试,但往往存在下列问题:1.示波器一次扫描中连续显示几路输入信号;2.不能准确的观测各信号间的相位关系;3.输出与输入无确定的定量关系;4.工作可靠性差(当嫁接某路输入信号的直流电平为极限值时很易烧坏器件);5.线路复杂造价高。笔者为了教学实验与科研的需要对此问题进行了研究,设计调试出一种对多路输入信号参数可测性强、工作可靠、线路简单的附加线路,把它与单踪示波器(例SBM-10A)配合后可以准确地进行模拟与数字电路(或系统)的实验与测试。一、测试原理测试原理见图1。图中各方框的作用如下: 地址编码器:相应于每一路输入产生一代码,以便多路开关根据代码的不同选择一路输入信号。实际上地址编码器为一计数器,它对示波器的输出脉冲(与扫描锯齿波同周期,且下降沿对应扫描的起始时刻,上升沿对应回扫)在回扫时刻进行计数,计数器的状态即为     

在给定频率的两个信号下用于产生二进位信号的数字电路

为了在给定频率比率的二个信号下产生二进制信号，将第一个高频信号用于第一个上升计数器的记数输入，计数器的最大记数大于频率比率，通过一只解码器－－它具有一个表示全程计数的输出，一个表示频率比率计数前计数的计数输出和一个表示频率比率计数的输出，可监视在连续计数高量程中，第一个上升计数器记数所达到的值，其中连续计数包括频率比率记数和最大记数，第一个输出与电子闭合开关控制输入端相连；第二个输出与单稳态多谐振荡器的触发脉冲输入相连，第三个输出与电子开关的二个信号输入之一相连，而电子开关的另一个信号输入与闭合开关的输出相连，多谐振荡器的输出与升降计数器的升降控制输入连接，升降计数器的低计数输出和高计数输出分别与RS触发器的R输入和S输入耦合。振荡器的Q输出与开关的控制输入相接。当开关输出与第一个上升计数器的复位输入耦合时，最大计数锁定的第二上升计数器起始－复位输入与触发器的Q输出相连，第二个信号分别加到闭路接点的信号输入端及第二上升计数器的Q输出相连，第二个信号分别加到闭路接点的信号输入端及第二上升计数器和升降计数器的记数输入端，二进位信号出现在第二上升记数器的最大计数输出端。     

频率与相位比较器

参考图1,10端为第一个输入端,用于接收如从参考振荡器或类似部件输出的参考信号。输入端10连接到触发器电路11的输入端触发器11到16,由前面触发器的输出与后面触发器的输入依次连接,构成分频电路,对加到10端的参考信号进行64次分频。例如在本装置中,1.6兆赫的信号加到输入端10,便可在触发器16的输出端得出25千赫的有用     

基于模代数的三值维持阻塞触发器及其应用

本文给出了基于模代数理论的三值维持阻塞触发器,并将其应用到时序逻辑电路设计中。由于多值模代数中的两个基本运算和运算结果均为多值信号,所以它的应用避免了以往在采用基于Ｐｏｓｔ代数的三值触发器时,由于输入、输出信号不匹配而必须增加附加编码电路的问题。设计实例表明,该触发器具有更强的逻辑功能,它使得移位寄存器类的时序电路设计得以显著简化。