157 nm光刻技术的进展

概述了作为下一代光刻技术之一的157nmF2准分子激光光刻技术的进展及各公司157nm曝光设备的开发现状。介绍了157nm光刻中各种制约因素,如CaF2材料的双折射现象、真空环境的排气及污染控制、保护薄膜的选择、折反射光学系统的选择与设计及新型抗蚀剂的开发等问题随着时间的推进已基本得到解决。最后讨论了157nm光刻技术在45nm及以下节点器件图形曝光引入的可能性和采用浸液式157nm光刻进入32nm技术节点器件图形曝光的潜力。     

亚65 nm及以下节点的光刻技术

由于193 nm浸入式光刻技术的迅速发展,它被业界广泛认为是65 nm和45 nm节点首选光刻技术.配合双重曝光技术,193 nm浸入式光刻技术还可能扩展到32 nm节点,但是光刻成本会成倍增长,成品率会下降.随着ASML在2006年推出全球第一款EUV曝光设备,人们纷纷看好EUV技术应用到32 nm及以下节点,但是它仍需克服很多技术和经济上的挑战.对于22 nm节点,电子束直写是最可行,成本最低的候选方案,业界将在它与EUV技术之间做出抉择.     

浸没式光刻向22nm挺进

简述了光学光刻技术在双重图形曝光、高折射率透镜材料及浸没介质、32nm光刻现状及22nm浸没式光刻技术的进展,指出了光学光刻技术的发展趋势及进入22nm技术节点的前景。     

光学和电子束曝光系统之间的匹配与混合光刻技术

介绍如何实现光学和电子束曝光系统之间的匹配和混合光刻的技术，包括：(1）光学曝光系统与电子束曝光系统的匹配技术；(2）投影光刻和JBX-5000LS混合曝光技术；(3）接触式光刻机和JBX-5000LS混合曝光技术；(4）大小束流混合曝光技术或大小光阑混合曝光技术；(5）电子束与光学曝光系统混合光刻对准标记制作技术. 该技术已成功地应用于纳米器件和集成电路的研制工作，实现了20nm线条曝光，研制成功了27nm CMOS器件；进行了50nm单电子器件的演试；并广泛地用于100nm化合物器件和其他微/纳米结构的制造.     

光学和电子束曝光系统之间的匹配与混合光刻技术

介绍如何实现光学和电子束曝光系统之间的匹配和混合光刻的技术,包括:(1)光学曝光系统与电子束曝光系统的匹配技术;(2)投影光刻和JBX-5000LS混合曝光技术;(3)接触式光刻机和JBX-5000LS混合曝光技术;(4)大小束流混合曝光技术或大小光阑混合曝光技术;(5)电子束与光学曝光系统混合光刻对准标记制作技术.该技术已成功地应用于纳米器件和集成电路的研制工作,实现了20nm线条曝光,研制成功了27n m CMOS器件;进行了50nm单电子器件的演试;并广泛地用于100nm化合物器件和其他微/纳米结构的制造.     

光学和电子束曝光系统之间的匹配与混合光刻技术

介绍如何实现光学和电子束曝光系统之间的匹配和混合光刻的技术,包括:(1)光学曝光系统与电子束曝光系统的匹配技术;(2)投影光刻和JBX-5000LS混合曝光技术;(3)接触式光刻机和JBX-5000LS混合曝光技术;(4)大小束流混合曝光技术或大小光阑混合曝光技术;(5)电子束与光学曝光系统混合光刻对准标记制作技术.该技术已成功地应用于纳米器件和集成电路的研制工作,实现了20nm线条曝光,研制成功了27n m CMOS器件;进行了50nm单电子器件的演试;并广泛地用于100nm化合物器件和其他微/纳米结构的制造.     

EUV光刻技术的挑战(2015"现代光学制造工程与科学"国际论坛暨高端研讨会演讲)

光刻机的分辨率是基于瑞利分辨率公式R=k1λ/NA,提高分辨率的途径是缩短曝光光源的波长和提高投影物镜的数值孔径.目前主流市场使用的是193 nm 浸没光刻机多曝光技术,已经实现16 nm 技术节点的集成电路大规模生产.相对于193 nm 浸没光刻机双曝光技术,极紫外(波长13.5 nm )光刻技术可以为集成电路的生产提供更高的k1,在提供高分辨率的同时拥有较大的工艺窗口,减小光刻工艺复杂性,是具有很大吸引力的光学光刻技术,预计将在14 nm/11 nm 节点进入集成电路批量生产应用.但是,极紫外光刻技术还有包括曝光成像(patterning)、掩模版(m ask)、光刻机(scanner)、高功率极紫外光源(source)、极紫外光刻胶、光学系统寿命等挑战需要解决.其中光刻机方面的挑战主要有:光刻机基础平台技术,对焦、剂量与套刻控制技术,光学设计与制造技术,光学测量技术,多层膜技术,波像差、杂散光控制等技术.本文对极紫外光刻的主要挑战技术进行论述.     

一种含LDE效应的深亚微米电路设计流程

介绍了一种包含LDE效应的深亚微米电路设计流程。分析了100 nm以下工艺节点LDE效应对器件的影响,以及传统集成电路设计方法的局限性。在此基础上,提出了包含LDE效应的电路设计方法,并通过中芯国际先进工艺节点的模拟电路设计实例进行了验证。结果表明,在亚100 nm工艺节点,尤其在40/45 nm及以下节点,LDE效应的影响已不可忽略,需要采用含LDE效应的电路设计流程。     

超紫外线光刻技术发展缓慢Intel目光转向反向光刻技术

由于超紫外线光刻技术（extreme ultraviolet，EUV）的发展迟缓，Intel透露正在开发一种可能将光学扫描仪扩展到22nm制造节点的可制造性设计。 Intel正在开发的这种计算光刻（computational lithography）是一种反向光刻技术。反向光刻、EUV和二次图形曝光技术是Intel正在为22nm制造节点进行评估的光刻技术。     

光刻设备市场与技术现状

由于半导体制造工艺的快速推进,工艺节点已进入90nm的时代承担90nm工序的是波长193nm的ArF曝光设备.2003年的ArF曝光设备供货数量约为75台.虽然数量比ArF及i线半导体曝光设备要少,但却在稳步增长.     

硅集成电路光刻技术的发展与挑战

从微电子集成电路技术发展的趋势,介绍了集成电路技术发展对光刻曝光技术的需求,综述了当前主流的DUV光学曝光技术和新一代曝光技术中的157nm光学曝光、13nm EUV曝光、电子束曝光、X射线曝光、离子束曝光和纳米印制光刻技术的发展状况及所面临的技术挑战.同时,对光学曝光技术中采用的各种分辨率增强技术如偏轴照明(OAI)、光学邻近效应校正(OPC)、移相掩膜(PSM)、硅片表面的平整化、光刻胶修剪(resist trimming)、抗反射功能和表面感光后的多层光刻胶等技术的原理进行了介绍,并对不同技术时代可能采用的曝光技术作了展望性的评述.     

向50nm拓进的光学光刻技术

非光学下一代光刻技术的缓慢进展和国际半导体技术发展规划 (ITRS)的加速 ,使光学光刻肩负着IC产业的重任 ,进一步向亚波长图形领域进军。为此 ,人们开发了大量的光学光刻扩展技术。其中包括传统的缩短波长和增大数值孔径 ,以及为了扩展最小间距线间图形的分辨力而提高部分相干性。通过这些途径 ,在 1 93nm曝光中实现了 >0 .80的数值孔径和0 .85的部分相干性 ,并将进一步向 1 57nm乃止 1 2 6nm过渡。此间 ,离轴照明 (OAI)、移相掩模(PSM)和光学邻近效应校正 (OPC)等K1因子将作为分辨力提高技术的核心 ,补充到光学光刻技术范畴。此外 ,光学光刻的扩展还将通过像场尺寸缩小和倍率增大的方法使步进扫描光刻机更好地支持并可望进入至少 70nm的技术节点 ,乃至 50nm的下一代光刻。     

掩模制作中的邻近效应

计算模拟了激光束和电子束直写加工的掩模畸变,并分别用理想掩模和有畸变的掩模进行投影光学光刻过程的模拟和比较,讨论了光学邻近效应校正掩模在加工过程中所产生的畸变对传递到最终基片上的图形的影响。模拟分析指出,掩模加工中的邻近畸变应在设计光学邻近校正掩模时予以注意,即在掩模设计时,应把掩模加工中的邻近效应和光刻图形传递过程的邻近效应进行总体考虑,以便设计出最优化的掩模,获得最好的邻近效应校正效果。     

基于光刻模型的动态自适应切分OPC

光学邻近校正(OPC)技术已经成为纳米级半导体工艺技术中的一个关键.目前在OPC中多边形的切分算法均基于配方(recipe),但随着特征线宽减小及版图越来越复杂,用于切分的配方难以覆盖所有的情况;不完备的配方引发或加剧了芯片上的纹波、断线和桥连等现象.论文提出了一种新的基于光刻模型的动态自适应切分算法,根据不同的光刻模型和几何环境可以给出不同的切分,并且可在校正循环中动态改变切分方式和采样点的放置位置.通过90nm工艺下版图设计的验证,这种切分不仅减少了被切分出的小线段(segment)数量的10%～15%,节省了调试切分规则的时间,而且提高了 OPC的质量,使PRV(post RET verification)错误率降低了35%.     

Effect of stepper lens operating conditions on proximity effects in DUV optical lithography down to 250nm

Reduction of optical proximity effects (OPE), at deep uv wavelength of 248nm, caused by the variation of stepper lens operating conditions is investigated. It is shown that many of these effects, which increase as the Rayleigh limit is approached, can be minimised, and in many cases eliminated, by suitable choice of lens numerical aperture (NA) and partial coherence (sigma, σ).

Application of these results should enable the user of advanced wafer steppers to carry out high resolution lithography with a minimum of time consuming optical proximity correction (OPC).     

Accurate Litho Model Tuning Using Design-Based Defect Binning

Advanced lithography optical proximity correction (OPC) techniques rely on accurately tuned process models. Although through-process OPC models are being used for critical layers at the 65-nm node, typically an initial model is created at a single optimized process setting. Such “best condition” models often produce process-window limiting structures that can impact yield. A new methodology is presented for identifying misprinted structures during the qualification of a new photomask and optimizing the process model based on those structures. Instead of the traditional approach which employs repeater analysis, the new technique bins the process-limiting structures according to their design. This method enables efficient data reduction and identification of a new feature set for lithography process model tuning.      

Modelling strategies for the incorporation and correction of optical effects in EUVL

Extreme ultraviolet lithography (EUVL) is a leading candidate for the 22 nm node lithography and beyond. However, there are still some critical problems before EUVL may be deployed in high-volume manufacturing. One of the critical problems is to estimate the EUVL aerial image formation for optical proximity correction (OPC) in order to compensate for EUVL effects such as shadowing and flare. This study discusses aerial image formation through modeling of optical transfer function to assimilate optical diffraction, long range layout dependent flare effects, and shadowing effects due to non-telecentric imaging optics in the EUV case. Hence, after optimizing optical process parameters to model the EUV aerial image, this study will investigate OPC modeling methods employed to compensate these optical effects in the mask design flow.     

采用方形照明提高分辨率和焦深

:随着光学光刻技术向更小特征尺寸加工推进 ,必然要重视提高分辨率的方法。通过强、弱离轴方法的照明变形技术正引起极大的关注。特别是研究x、y定向的特征尺寸 ,照明分布形状可不一定是圆形的。介绍了采用直角特性的照明形状可提高成像质量。讨论了方形照明的用途 ,并确定了它与光学邻近校正 (OPC)、像差及其它成像因素的关系。     

Optical Proximity Correction With Linear Regression

An important step in today's integrated circuit (IC) manufacturing is optical proximity correction (OPC). In model-based OPC, masks are systematically modified to compensate for the nonideal optical and process effects of an optical lithography system. The polygons in the layout are fragmented, and simulations are performed to determine the image intensity pattern on the wafer. If the simulated pattern on the wafer does not match the desired one, the mask is perturbed by moving the fragments. This iterative process continues until the pattern on the wafer matches the desired one. Although OPC increases the fidelity of pattern transfer to the wafer, it is quite CPU intensive due to the simulations performed at each iteration. In this paper, linear regression techniques from statistical learning are used to predict the fragment movements. The goal is to reduce the number of iterations required in model-based OPC by using a fast, computationally efficient linear regression solution as the initial guess to model-based OPC. Experimental results show that fragment movement predictions via linear regression model significantly decrease the number of iterations required in model-based OPC, thereby decreasing the product development time in IC design and manufacturing.      

ArF浸没式光刻在55nm逻辑器件制造中的优势

通过比较干法和浸没光刻技术在超越焦深(DOF)提高方面的一些主要特点,举例说明了采用浸没式光刻技术的许多优势。浸没式光刻技术同干法光刻技术比较起来改善了关键尺寸一致性(CDU)又避开了必需而强硬的分辨率提高技术(RET)。因此利用浸没式光刻技术能够有效地减少光学邻近校正(OPC)的麻烦。就成像技术而言,我们研究了光刻技术对畸变的敏感性和浸没式光刻技术光源光谱带宽对强光相对曝光量对数E95波动性能的优势。去年已经见证了被认为对浸没光刻技术在批量生产中主要难题的套刻精度、缺陷控制和焦平面精度方面有效的改进。如今55nm逻辑器件的生产制造技术要求的挑战已经得到了满足。浸没光刻技术的成就包括抗蚀剂圆片内10nm套刻精度和圆片间20nm的套刻精度,每一圆片上低于10个缺陷以及在整个圆片上40nm以内的焦平面误差。我们形成了一个顶涂层抗蚀剂工艺。总之,浸没光刻技术是55nm节点逻辑器件最有希望的制造生产技术,它可提供与干法ArF光刻技术在CDU控制、套刻性能和焦平面精度方面等效的解决方案,缺陷程度没有增加。NEC电子公司今年采用浸没光刻技术完成了55nm逻辑器件"UX7LS"的开发和试生产并形成这种UX7LS的批量生产光刻技术。