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绝缘体上硅(SOI)工艺具有寄生电容小、速度快和抗闩锁等优点,成为低功耗和高性能集成电路(IC)的首选.但SOI工艺IC更易受自加热效应(SHE)的影响,因此静电放电(ESD)防护设计成为一大技术难点.设计了一款基于130 nm部分耗尽型SOI (PD-SOI)工艺的数字专用IC (ASIC).针对SOI工艺ESD防护设计难点,进行了全芯片ESD防护原理分析,通过对ESD防护器件、I/O管脚ESD防护电路、电源钳位电路和ESD防护网络的优化设计,有效减小了SHE的影响.该电路通过了4.5 kV人体模型ESD测试,相比国内外同类电路有较大提高,可以为深亚微米SOI工艺IC ESD防护设计提供参考. 相似文献
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综述了纳米集成电路片上(On-Chip)静电放电防护(ESD)的研究现状;结合自身流片数据,阐述其ESD防护机理和设计要点。从器件ESD防护机理入手,逐步深入分析阐述了纳米集成电路的新特征、纳米器件的失效机制以及基于体硅CMOS工艺和SOI工艺的基本ESD防护器件。在此基础上,对纳米集成电路ESD主要热击穿失效的热量产生机制、热耗散问题,以及边界热电阻对ESD防护带来的影响进行了分析,提出了利用纵向散热路径和工艺整合方案来提高纳米集成电路中ESD防护器件鲁棒性的有效措施。 相似文献
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由于SOI(Silicon-On-Insulator)工艺采用氧化物进行全介质隔离,而氧化物是热的不良导体,因此SOI ESD器件的散热问题使得SOI电路的ESD保护与设计遇到了新的挑战。阐述了一款基于部分耗尽SOI(PD SOI)工艺的数字信号处理电路(DSP)的ESD设计理念和方法,并且通过ESD测试、TLP分析等方法对其ESD保护网络进行分析,找出ESD网络设计的薄弱环节。通过对ESD器件与保护网络的设计优化,并经流片及实验验证,较大幅度地提高了电路的ESD保护性能。 相似文献
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深亚微米CMOS电路具有器件特征尺寸小、复杂度高、面积大、数模混合等特点,电路全芯片ESD设计已经成为设计师面临的一个新的挑战。多电源CMOS电路全芯片ESD技术研究依据工艺、器件、电路三个层次进行,对芯片ESD设计关键点进行详细分析,制定了全芯片ESD设计方案与系统架构,该方案采用SMIC0.35μm 2P4M Polycide混合信号CMOS工艺流片验证,结果为电路HBM ESD等级达到4 500 V,表明该全芯片ESD方案具有良好的ESD防护能力。 相似文献
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张海鹏 汪沁 孙玲玲 高明煜 李文钧 吕幼华 刘国华 汪洁 Zhang Haipeng Wang Qin Sun Lingling Gao Mingyu Li Wenjun Lü Youhua Liu Guohua Wang Jie 《半导体学报》2006,27(z1):279-282
为探索与国内VLSI制造工艺兼容的新型SOI LIGBT/LDMOS器件与PIC的设计理论和工艺实现方法,首次提出含有抗ESD二极管的集成SOI LIGBT/LDMOS器件截面结构和版图结构,并根据器件结构给出了阻性负载时器件的大信号等效电路.探讨了该结构器件的VLSI工艺实现方法,设计了工艺流程.讨论了设计抗ESD二极管相关参数所需考虑的主要因素,并给出了结构实现的工艺控制要求. 相似文献
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近年来,随着SOI技术的快速发展,SOI集成电路的ESD保护已成为一个主要的可靠性设计问题。介绍了SOI ESD保护器件方面的最新进展,阐述了在SOI ESD保护器件设计和优化中出现的新问题,并进行了详细的讨论。 相似文献
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《固体电子学研究与进展》2017,(4)
在鳍型场效应晶体管(SOI FinFET)相关静电防护技术研究基础上,提出了一种新型的体区接触固定型绝缘体上硅鳍型场效应晶体管泄放钳位装置(Fix-base SOI FinFET Clamp)。该新型结构的器件解决了基区接触浮空在静电防护设计时引起的一系列问题,而且对正常的FinFET工艺具有良好的兼容性。通过计算机辅助工艺设计(TCAD)仿真论证了Fix-base SOI FinFET Clamp具有明显效果,详细阐述和讨论了SOI FinFET和Fix-base SOI FinFET Clamp工作状态下的电流和热分布。 相似文献
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随着CMOS工艺的发展,集成电路元件的尺寸持续减小,芯片的静电放电(ESD)保护设计受到了更大的挑战.从系统的角度出发,采用电压域分别保护后通过隔离器件连接的方法完成了对深亚微米芯片ESD保护系统的设计.设计中分析了传统输出端保护可能存在的问题,并采用稳妥的方法对输出端进行了保护.这种架构提高了整个芯片的抗ESD能力,节省了芯片面积,达到了对整个芯片提供全方位ESD保护的目的.设计采用TSMC 0.18 μm工艺,测试结果验证了该设计的有效性. 相似文献
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研究了基于0.18μm部分耗尽型绝缘体上硅(PDSOI)工艺的静电放电(ESD)防护NMOS器件的高温特性。借助传输线脉冲(TLP)测试系统对该ESD防护器件在30~195℃内的ESD防护特性进行了测试。讨论了温度对ESD特征参数的影响,发现随着温度升高,该ESD防护器件的一次击穿电压和维持电压均降低约11%,失效电流也降低近9.1%,并通过对器件体电阻、源-体结开启电压、沟道电流、寄生双极结型晶体管(BJT)的增益以及电流热效应的分析,解释了ESD特征参数发生上述变化的原因。研究结果为应用于高温电路的ESD防护器件的设计与开发提供了有效参考。 相似文献
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深亚微米MOS器件的物理,结构与工艺 总被引:1,自引:0,他引:1
本文从器件物理、器件结构和工艺等三个方面介绍了深亚微米器件。包括 :短沟道效应 ;LDD和SOI结构 ;移相掩模光刻技术和多层金属布线工艺。 相似文献
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《固体电子学研究与进展》2013,(5)
研究了不同栅结构对栅接地SOI NMOS器件ESD(Electrostatic discharge,静电放电)特性的影响,结果发现环源结构的SOI NMOS器件抗ESD能力最强,而环栅结构的器件抗ESD能力最弱,其原因可能与器件有缘区面积和电流分布有关。 相似文献
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《固体电子学研究与进展》2014,(3)
基于0.13μm部分耗尽绝缘体上硅(SOI)互补金属氧化物半导体(CMOS)工艺线,开发了全套0.13μm抗辐射SOI CMOS工艺的标准单元库。针对深亚微米SOI器件的辐射效应,在电路设计和版图设计上进行了加固,达到了比较好的抗辐射效果。对SOI标准单元库的建库流程的各方面做了比较深入的介绍,通过Hspice仿真验证单元库中加固D触发器(DFF)抗单粒子效应的能力并对不同加固方式的性能开销进行了对比。利用已建立的0.13μm抗辐射SOI CMOS标准单元库设计了测试芯片以验证库的可靠性。 相似文献
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