Micrel低压差线性稳压器及其应用

本文简单介绍了低压差线性稳压器的基本原理和应用方法，并给出了许多实用电路，详细地介绍了由５Ｖ变为３Ｖ或２Ｖ的微机电源的实用电路。采用低压线性稳压器，可以大大提高电源的效率，并且还能保证高质量供电。     

高电源抑制无输出电容NMOS低压差线性稳压器设计

为了提高电源抑制能力以便降低输入电压的噪声影响，提出了一种适用于无输出电容NMOS低压差线性稳压器的 电源抑制PSR(Power SDupply Rejection)增强方法，针对直流PSR和带宽增强?设计了相应的直流PSR补偿电路和电容消除电路， 使用 0.18μｍ CMOS技术进行了具体实现，模拟和测量结果验证了提出PSR增强技术的有效性，实验结果显示，相比于传统的低压差线性稳压器，提出的稳压器具有更好的PSR性能，可使PSR达到－84.3ｄＢ 并始终小于-75.2ｄＢ，同时能够提供25ｍＡ，的输出电流和1.2Ｖ的输出电压。     

一种新型的全片内低噪声CMOS低压差线性稳压器

提出了一种全片内集成的低噪声CMOS低压差线性稳压器(LDO).首先建立传统LDO的噪声模型,分析了关键噪声来源并提出采用低噪声参考电压源来降低LDO输出噪声的方法.其次,提出一种带数字校正的基于阈值电压的低噪声参考电压源,用TSMC 0.18μm RF CMOS工艺设计并完成了为低相位噪声锁相环(PLL)电路供电的全片内集成低噪声LDO的流片和测试.该LDO被集成于高性能射频接收器芯片中.仿真结果表明,LDO的输出噪声低于26nV/√Hz@100kHz,14nV/√Hz@1MHz,电源抑制比达到-40dB@1MHz,全频率范围内低于-34dB.测试结果表明采用该低噪声LDO的PLL电路与采用传统LDO的PLL电路相比,其相位噪声降低6dBc@lkHz,低2dBc@200kHz.     

一种新型的全片内低噪声CMOS低压差线性稳压器

提出了一种全片内集成的低噪声CMOS低压差线性稳压器(LDO).首先建立传统LDO的噪声模型,分析了关键噪声来源并提出采用低噪声参考电压源来降低LDO输出噪声的方法.其次,提出一种带数字校正的基于阈值电压的低噪声参考电压源,用TSMC 0.18μm RF CMOS工艺设计并完成了为低相位噪声锁相环(PLL)电路供电的全片内集成低噪声LDO的流片和测试.该LDO被集成于高性能射频接收器芯片中.仿真结果表明,LDO的输出噪声低于26nV/√Hz@100kHz,14nV/√Hz@1MHz,电源抑制比达到-40dB@1MHz,全频率范围内低于-34dB.测试结果表明采用该低噪声LDO的PLL电路与采用传统LDO的PLL电路相比,其相位噪声降低6dBc@lkHz,低2dBc@200kHz.     

一种BiCMOS低压差线性稳压器的设计

设计了一种低压差线性稳压器,对其结构原理进行了分析,并用0．6μmBiCMOS工艺进行模拟验证。Hspice模拟结果表明在输出负载电流为150mA,温度为25℃,输入电压为4．3V时压差为120mV,输出噪声74．2pVRMs,静态电流只有15．43pA,而待机工作模式静态电流小于0．04pA。体现其具有低功耗、低噪声的优点,且该稳压器可工作在3．45～10V电源电压范围,并有过温保护和限流保护功能。     

一种低噪声高电源抑制比CMOS低压差线性稳压器

提出了一款基于标准0.18μm CMOS工艺的低噪声高电源抑制比(PSRR)CMOS低压差线性稳压器(LDO),其中包括了带隙基准电路。对LDO和带隙基准电路的噪声和电源抑制进行了建模分析,并得出了电路设计原则。根据设计原则使用两级误差放大器实现了低噪声高电源抑制性能,并且通过合理的频率补偿保证了电路稳定。测试结果显示,LDO输出在-40¹20℃温度范围内的温度系数约为48×10-6/℃;在1120℃温度范围内的温度系数约为48×10-6/℃;在1¹00kHz频率范围内输出噪声电压约为37.3μV;在1kHz和1MHz处的PSRR分别大于60dB和35dB;芯片总面积约为0.27mm2,无负载电流约为169μA。     

一种高稳定性高精度低压差线性稳压器的分析与设计

提出了LDO,其基于缓慢滚降式频率补偿方法,通过在电路中引入三个极零对（极零对的产生没有增加静态功耗）,不仅克服了常规LDO不能使用低等效串联电阻、低成本陶瓷输出电容的缺点,而且确保了系统在整个负载和输入电压变化范围内稳定工作。由于LDO通常给高性能模拟电路供电,因此其输出电压精度至关重要； 而该补偿方法能满足高环路增益、高单位增益带宽的设计要求,从而大幅提高LDO的精度，该LDO基于0.5μm CMOS工艺实现，后仿结果表明,即使在低压满负载条件下,其开环DC增益仍高于70dB,满载时单位增益带宽可达3MHz,线性调整率和负载调整率分别为27μV/V和3.78μV/mA,过冲和欠冲电压均小于30mV,负载电流为150mA时的漏失电压（dropout电压）仅为120mV。     

一种高稳定性高精度低压差线性稳压器的分析与设计

提出了LDO,其基于缓慢滚降式频率补偿方法,通过在电路中引入三个极零对(极零对的产生没有增加静态功耗),不仅克服了常规LDO不能使用低等效串联电阻、低成本陶瓷输出电容的缺点,而且确保了系统在整个负载和输入电压变化范围内稳定工作.由于LDO通常给高性能模拟电路供电,因此其输出电压精度至关重要;而该补偿方法能满足高环路增益、高单位增益带宽的设计要求,从而大幅提高LDO的精度.该LDO基于0.5μm CMOS工艺实现.后仿结果表明,即使在低压满负载条件下,其开环DC增益仍高于70dB,满载时单位增益带宽可达3MHz,线性调整率和负载调整率分别为27μV/V和3.78μV/mA,过冲和欠冲电压均小于30mV,负载电流为150mA时的漏失电压(dropout电压)仅为120mV.     

一种超快速响应的片上线性稳压器

设计了一种片上超高速低压差(LDO,low dropout)线性稳压器。在仅利用100pF输出电容情况下,采用一种新颖的快速响应回路,使LDO可以响应20ns内负载电流由空载到满载的瞬态变化,大大提高了系统的瞬态响应性能。快速响应回路同时具有补偿作用,保证LDO的稳定性。芯片设计基于SMIC公司的0.35μm CMOS工艺信号模型。测试结果表明,LDO在工作模式下的静态电流约为120μA,在等待模式下的静态电流约为9μA,对上升、下降时间均小于60ns的脉冲信号具有良好的瞬态响应。     

一种快速瞬态响应的低压差线性稳压器设计

设计了一种应用于片外大电容场景下的具有快速瞬态响应特性的LDO。电路通过采用负载电流采样负反馈的结构构成了一个高带宽的电压缓冲器。该LDO使用具有电容倍增功能的共栅共源补偿结构,在外挂1μF负载电容的条件下,仅需500 fF的片上补偿电容即可保证在全负载范围内的稳定性。此外,通过使用自适应偏置技术,在减小轻载功耗的同时进一步提升了瞬态响应速度。电路采用0.18μm CMOS工艺进行设计与仿真验证。仿真结果表明,在LDO的输入电压为1.2 V、输出电压为1 V时,当负载电流以0.1μs的速度在150 mA和100μA之间切换时,最大电压变化仅为10.7 mV,输出电压恢复时间小于0.7μs。     

一种抗辐射加固型低压差线性稳压器的研制

介绍了一种抗辐射加固型低压差线性稳压器(LDO)的电路设计,内部集成了精密基准源、误差放大器、输出调整管和上电复位时间控制等模块电路。重点介绍了采用总剂量、中子效应的器件参数变化预估方法进行仿真验证。芯片采用0.6 ?m BiCMOS工艺制造,测试验证结果表明,产品在满足使用要求的同时,具备抗电离总剂量3×103 Gy(Si)、抗中子注量0.6×1014 n?cm-2的性能,适用于核辐射环境。辐射测试结果证明了设计的正确性。     

一种带阻抗补偿的低功耗低压差线性稳压器

为了解决典型低压差线性稳压器(LDO)在全负载范围内的稳定性问题,采用了低阻抗设计的缓冲器来驱动调整管,即采用动态分流反馈偏置技术来降低缓冲器的输出电阻,以将调整管栅极处的极点推向更高的频率范围且不消耗大电流。完成了一款在全负载范围内有足够相位裕度的低功耗LDO的设计,并采用HHNEC 0.18μm CMOS工艺实现版图设计,芯片的尺寸为150μm×120μm,输出电压为1.8 V,空载静态电流为5μA,额定电流为20 mA。与普通的LDO相比,本款LDO具有更高的相位裕度和更好的瞬态特性,在全负载范围内相位裕度的最小值大于65°,负载调整率小于2%。     

采用自适应频率补偿的全片上集成、面积优化的低压差线性稳压器

本文提出了一种全片上集成、面积优化的低压差线性稳压器（LDO）新结构。利用提出的自适应频率补偿（AFC）技术,该LDO在保持零到最大负载电流情况下稳定的同时,实现了全片上集成。与此同时,因为采用了一个小型的传输管（在AFC技术中该小型传输管起到使输出级增益快速下降的作用）,LDO的面积得到了很大的优化。该LDO在CMOS 0.35μm工艺下流片,仅占用了220×320μm 的芯片面积。这与采用相同特征尺寸工艺的先进设计相比面积缩减至58%。测量结果表明,该LDO在消耗54μA 静态电流的情况下能提供0-60mA 的负载电流。同时,在输入电压为2至3.3V时,稳压输出为1.8V。     

CMOS单片集成超低压差线性稳压器设计

设计了一种具有过热保护、限流保护、快速启动等特性的CMOS单片集成超低压差线性稳压器,对其电路结构及其工作原理进行了分析,给出了主要子模块电路的设计方案,提出了设计方法和设计中所需考虑的问题.该稳压芯片,输入电压范围为2.5～6V,输入输出压差的典型值为0.4 mV@1 mA和52 mV@150 mA,电压调整率典型值为0.012 6%/V,负载调整率典型值为0.000 12%,静态电流的典型值为85 μA.     

一种低功耗LDO线性稳压器的设计

基于UMC40nm工艺,设计了一种为数字电路供电的LDO线性稳压器,输出电压为1.1V.该电路工作在大负载电流和小负载电流两种模式下.对LDO的基本原理进行了分析,详述了关键电路的设计,最后通过cadence spectre仿真验证了设计的可行性.低功耗模式下,静态电流可以低至3.75uA.全负 、载范围内,增益可达6...     

输出电压可调的低纹波升压稳压器ML4790

升压变换器广泛用于由电池供电的通信设备中，为延长电池的使用时间，必须设法提高升压稳压器的效率，ＭＬ４７９０升压稳压器采用了同步整流电路和低压差线性稳压器，因此，不但效率很高，而且纹波电压也很低，本文详细介绍了ＭＬ４７９０的内部结构和工作原理，还详细介绍了实用电路的设计方法。     

一种含动态缓冲器的宽电源范围低压差线性稳压器

本文提出了一种带有动态缓冲器的宽电源范围低压差线性稳压器（LDO）。该LDO使用0.18μm BCD工艺成功流片并测试,总面积为850μm×1090μm。耐高压的LDMOS用于承受每条路径上的大部分电压,以满足宽电源范围的要求。缓冲器中使用动态电流偏置来降低其输出电阻,从而将传输器件栅极处的极点推至高频,并且不会耗散大的静态电流。本文的LDO在空载情况下消耗16μA静态电流,能在5.5V-40V的宽电源范围内正常工作,典型输出电压为5V,并且在5.5V供电,低压差的情况下能提供70m A负载电流。     

一种快速响应低压差线性稳压器的设计

介绍了一种应用于DRAM芯片内部供电的新型低压差线性稳压器(LDO)。在传统LDO电路PMOS输出驱动管的栅端增加了一个开关电容电路,根据负载电流使能信号控制耦合电容的接入,使驱动管的栅端耦合到一个正向或者负向的电压脉冲,在负载电流急剧变化时能快速调整过驱动电压,以适应负载电流的变化。仿真结果显示,该电路有利于输出电压的快速稳定,恢复时间缩短了38%以上。采用45 nm DRAM 掩埋字线工艺进行流片。实测结果显示,该LDO输出电压恢复时间在10 ns以内。在DDR3-1600的数据传输速度下,DRAM芯片的数据输出眼图为280 ps,符合JEDEC标准。     

一种分高低压供电的低压差线性稳压器的设计

针对传统低压供电的低压差线性稳压器线性响应比较慢的情况,提出了一种基于BICMOS 0.5μm工艺分高低压供电的低压差线性稳压器。经过Hspice仿真验证,该稳压器具有高增益、高PSRR（Power Supply Rejection Ratio,电源抑制比）、低功耗、响应速度快的特点,输入电压范围为0.5~28.0 V,输出电压为5 V。此稳定器低频时的开环增益达到86 dB,相位裕度为68o,低频时的电源电压抑制比为–91 dB,高频时也能达到–2 dB,静态电流只有13.5μA。