用氧化隔离的高速 I~2L

序言自从集成注入逻辑(I~2L)[1]和并合三极管逻辑(MTL)[2]对双极型集成电路产生巨大影响以来,围绕着进一步提高器件的密度和速度展开了大量的研究工作。用标准的隐埋收集极工艺(SBC)生产的 I~2L 表明,每个反相器的最小延迟时间在20ns 左右。为了减小这个比较大的传输延迟可以采用离了注入[3],肖特基二极管和氧化隔离等更先进的生产工艺。下面将讨论用氧化隔离来实现具有更高组装密度和速度的 I~2L 电路。由于它的生产工艺     

集成电路芯片封装技术的发展

从80年代中后期开始,电子产品正朝着便携式/小型化、网络化和多媒体化方向发展,这种市场需求对电路组装技术提出了相应的要求:单位体积信息的提高(高密度化);单位时间处理速度的提高(高速化)。为了满足这些要求,势必要提高电路组装的功能密度,这就成为了促进芯片封装技术发展的最重要的因素。     

3081的主机控制器

3081是IBM用LSI工艺首次组装成的大型计算机系统。由于使用大规模集成电路,电路组装密度大大提高,在90毫米见方的外壳中组装大约4万多个电路。为克服高密度组装而带来的不可直接观察、可分性差、功耗密度大等不利因素,又要不降低计算机系统的可维护性和可用性,简化操作和维护工作,所以在3081机组中设置了3082主机控制器。     

计算机互连系统中插针干扰的分析

一、引言随着计算机速度的提高和组装密度的增加,使计算机内部信号之间的连接变得更为复杂。要想使所设计的系统发挥出最佳性能,就必须慎重对待工程上的每一个环节。如何降低系统中的干扰,就是需要考虑的重要环节之一。在计算机系统中,电路彼此之间的干扰可能由很多因素造成。底板布线及接插件插针的安排,电源系统及地系统的布局,印制板内部走线及电路分布都是直接影响干扰性能的重要     

高速高密度多芯片模块的热设计

由多个芯片直接安装在电路基片上的多芯片模块（ＭＣＭ）可望缩短布线长度，提高运算速度和组装密度，从而应用于宽带综合服务数字网络（Ｂ—ＩＳＤＮ）中。然而，随着半导体器件储存成度和组装密度的提高和模块外形尺寸的缩小，功耗密度随之增加。这使得热设计显得更加重要。本文介始了在高速高密度多芯片模块的热设计中应用有限元分析法模型的边界条件。着重研究了热路、散热片以及提高热传递模拟精度的方示。     

第四代计算机的连接器

一、前言第四代电子计算机组装上的主要特点,除了高功率密度外,就是电路的高密度组装.一个CPU的电路可达一百万个以上.为了适应很短的机器周期(一般在10～20ns以下,最短的为4ns),必须提高互连密度和缩短连线长度.由表1可知,一台大型通用电子计算机所用的连接器可达一万多     

MST的组装

MST,是一种新技术:具有较高的组装密度。 单片系统技术(MST)是设计和制造产品的一种方法,这种技术比以前的技术有更高的组装密度,该技术的基本单元是芯片(基片)。芯片装在组件里,组件装在可插入底板的逻辑插件上。若干底板装配成转门,再由转门组成机架。底板、转门和机架用电缆互连。 MST技术有各种各样的类型,每种类型在电路速度,电压,插件和底板尺寸方面各有差异。     

提高扦件组装密度途径的探讨

<正> 计算机科学与工程得到飞速地发展,其中大型机和巨型机的发展解决了国民经济和国防建设中的重大问题,引起许多大国的重视和竞争。我国不久研制成功的银河计算机代表了我国的计算机发展水平。随着大型、巨型及超巨型计算机的发展,对计算机的组装密度提出了更高的要求,因为传输链的周期与组装密度是密切相关的: T_(传输)=T_(器件)+T_线+T_负 (1) 其中:T_(传输)——传输链周期 T_(器件)——器件延迟 T_线——线长延迟 T_负——负载延迟     

高速计算机中内部连接组装的趋势

在计算机领域内,组装问题包括电路、系统和内部连接几个方面的问题。组装的目的是把电子电路装配为现实可靠的和可维护的系统。当前对于小型化、高速度、高装配密度、高性能和低成本的迫切要求,使得组装设计任务更为繁重。在现代的计算机中要想得到最佳的性能,承担电路物理环境也即电路组装设计的电子工程师必须对内部连接的水平、印制电路的制造过程以及机械结构的设计诸方面进行细致的审核。作者的经验认为,不论由电气的还是由机械的观点来看,内部连接问题是最严重的组装问题之一。从电气上来看,内部连接就是将一个电路和另一个电路相连的传输线。因此可以把全部信号传输问题归并为:阻抗匹配、串扰、     

基于逻辑功效模型的数字电路延迟估算与优化

CMOS数字集成电路中,延迟是影响电路速度的重要参数.介绍了如何建立CMOS数字集成电路的逻辑功效模型,快速估算出延迟的时间,并且发现来源,找出缩短延迟方法,以及如何选择逻辑的级数、逻辑门类型和MOS管尺寸来对逻辑和电路优化.     

全桥DC/DC电源模块三维组装技术研究

针对宇航DC/DC电源的体积和重量已接近极限的现状，设计了一种新型的三维立体组装电源模块，将各种器件以不同的堆叠和互连方式在三维空间内进行组装，使用裸芯片替代分立器件，采用陶瓷基板和柔性电路实现阻容器件预埋和板间堆叠互连，解决集成密度提高后功率变换电路的组装工艺、高效散热等问题。建立模态和振动模型分析模块内部的器件布局和受力情况，对模块的力学性能进行了验证。完成了开关频率为100 kHz、输入50～70 V、输出功率120 W的DC/DC功率开关电源的研制，相同输出功率下比现用模块化电源体积减小50%。     

高计算密度服务器组装结构分析

随着高计算密度服务器的峰值性能急剧提高,服务器的体积和功耗也急剧增加。因此,高计算密度服务器必须关注组装结构设计,以减小服务器的性能体积比、性能功耗比。根据计算节点板的布局,本文提出将高计算密度服务器的组装结构分为四类,详细描述了正在发展的有背板双面插箱（件）的组装结构;列举了最新的高计算密度服务器系统统的组装结构参数,对各种组装结构进行了分析,并指出了高密度组装的发展趋势。     

改进的基于属性不变量生成和数学归纳法的时序逻辑优化算法

为了在时序逻辑综合中使电路面积和关键路径延迟同时得到快速优化,提出一种改进的基于假设后验证的时序优化算法.在位并行随机模拟提取候选属性不变量之前,利用寄存器共享来降低初始候选不变量数目,以减少SAT程序的频繁调用;然后利用推测化简模型和改进的数学归纳法将基本条件和归纳步骤合并处理,有效地降低了电路规模和关键路径延迟,同时提高了算法运行速度.实验数据表明,文中算法使寄存器和节点规模平均下降41％和48％,关键路径延迟减小30％;与同类方法相比,该算法运行时间平均下降17％.     

APPLEⅡ主机起动电路的检修

我室购进一批浙江大学组装W·W仿APPLEⅡ微机。有多台主帆起动电路出故障。故障现象:当打开主机电源时,无法调用磁盘机,同时在显示器上出现几条固定的垂直条纹。主机起动电路如图。APPLEⅡ主机起动电路是由555集成电路构成的开机延迟电路。当电源合上时3脚输出为高电平,电源正5V对电容C充电,当电容C充电到3.3V左右     

用氧化隔离制造更好的肖特基TTL

在双极逻辑竞争中,两个肖特基TTL系列现在是很有声望的。这种低功率电路超过一般具有低功率-延迟乘积的TTL电路,但是对于有些电路来说并不是特别快。标准肖特基元件在比较快速应用中占优势,但是电路密度受功率损耗所限制。想代替二者,仙童公司用的     

计算机系统的稳压电源——从总的侧面预测其未来

构成现代计算机系统的各种逻辑装置的单元几乎全集成化了。而这些集成电路也由过去的小规模发展到中规模、大规模,其集成度一直是在增加的。另一方面,组装集成电路的印制板也变为层数多于两面印制板的多层结构,与此同时,研制了区别连接电路用的细通孔和组装一般元件用的通孔的技术,组装密度现在可以是过去的1.6倍左右。各种逻辑集成电路的低功耗已经发展到现在较好的程度,即使是这样,由于集成电路集成度的增加以及各逻辑标准件组装密度的增大,导致单位体积平均功耗的增长。本文介绍对计算机系统、特别是小型计算机系统的电源装置在功能和性能等方面的要求。     

电路组装技术的发展

电路组装技术的发展电子工业部第二研究所王德贵一引言电路组装技术是先进电子设备开发、更新换代、提高设备性能、降低成本的技术基础，是提高企业经济效益的重要途径，也是提高电子设备在国内外市场上的竞争能力的有效手段，所以它是推动先进电子设备发展的决定因素之一...     

级延迟为4～5毫微秒的STTL门电路

目前国内外生产的中小型数字电子计算机普遍采用TTL数字集成电路(包括浅饱和TTL电路和STTL电路),至于百万次以上的大型电子计算机,在国外几乎都采用ECL电路,而在国内则有二类:一类是采用ECL电路;一类是采用TTL电路。有的单位用STTL电路研制了每秒运算几百万次的大型电子计算机。至今为止,STTL电路无论在速度或集成度方面都还有不少潜力可挖,已批量生产的STTL电路级延迟约在6～8毫微秒,集成度是以小规模电路为主。我们在版子设计和工艺条件等方面采取了若干措施,以不增加功耗和少影响成品率为前提,使级延迟缩短至4～5毫微秒,采用相似的版图和工艺条件研制成的STTL中规模集成电路(20～30门/片)级延迟可降至4毫微秒以下,采用这种中规模STTL门电路,可以制造出一千万次以上的超高速大型电子计算机。本文主要介绍STTL双单门的版图考虑和工艺条件。     

利用DEP和流体驱动的碳纳米管组装研究

碳纳米管在微结构上的组装是实现纳器件的关键.本论文分别采用电泳和流体驱动方法对两种不同的多壁碳纳米管进行了排布组装研究.电泳过程中频率一定时,增加电压或电泳时间,碳管沉积的密度增加;流体排布组装过程中,适当的流体速度得到较好的排布效果;较直的碳管取得更好的排布组装效果.同时根据实验结果对电泳和流体驱动两种组装方法的优势和问题进行了比较,结果表明,介电电泳组装能实现在电极间的定位组装,流体排布组装可实现较大面积的均匀排布.     

基于流水线技术的全数字锁相环设计

为了提高全数字锁相环的系统运行速度、降低系统功耗,同时提高锁相系统的动态性能与稳态性能,提出一种基于流水线技术的全数字锁相环。采用电子设计自动化技术完成了该系统的设计,并对所设计的电路进行了计算机仿真与分析。仿真结果证明,该锁相环中数字滤波器的参数能够根据相位误差的大小进行动态调节,既可加快锁相速度,又能增强系统的稳定性。利用流水线技术优化的整体电路能够减小系统延迟,降低系统总功耗。该锁相环可作为功能模块嵌入到片上系统,具有十分广泛的用途。