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针对逐次逼近寄存器型模数转换器(SAR ADC),提出了一种高能效的新型混合转换方案,将单调转换方式、拆分电容转换技术与一种新型电容转换方式相融合。在前三次比较周期内,新型混合转换方案SAR ADC的电容阵列不需要电源补充能量;在剩余的比较周期内使用单调转换方式,使转换能耗进一步降低。同时,新型混合转换方案在采用更少电容的情况下,获得与传统结构相同的转换精度。模型仿真结果表明,采用新型混合转换方案后,SAR ADC电容阵列的转换能耗较传统结构减少了99%。 相似文献
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设计了一个用于数字PFC(功率因数校正)的12位精度的逐次逼近(SAR)A/D转换器.对DAC模块中出现的电容寄生问题进行了详细分析,针对性提出了一种1-6-5式的新型电容分段结构,并采用伪差分结构消除电荷注入和时钟馈通引入的一阶效应,使ADC性能有很大提高.上述设计在0.35μm CMOS工艺下完成,目前该芯片正在流片中.仿真结果表明,在采样频率为0.98MSPS,输入信号为50kHz时,新型分段结构ADC的信噪比SNR与无杂散动态范围SFDR较六六分段约有6%的提高. 相似文献
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4 高速ADC的几种电路结构 目前高速ADC主要有以下几种类型:4.1 逐次逼近式ADC 逐次逼近(SAR)式ADC是目前应用最普遍的一种ADC,因为其电路结构简单,功耗低。现代SAR ADC都带有采样保持电路,对直流和交流信号都可以处理。它的精度主要取决于其内部DAC的精度。为了提高DAC的精度,现在普遍采用对薄膜电阻进行激光修整,现代新技术采用CMOS开关电容器电荷再分配方法制造DAC。对于高于12位的SAR ADC,利用附加的DAC和相应的逻辑电路构成片内自动校正电路可达到激光修整薄膜电阻一样的效果,而且又大大降低了成 相似文献
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为缩短高速模数转换器(ADC)中高位(MSB)电容建立时间以及减小功耗,提出了一种基于分段式电容阵列的改进型逐次逼近型(SAR)ADC结构,通过翻转小电容阵列代替翻转大电容阵列以产生高位数字码,并利用180 nm CMOS工艺实现和验证了此ADC结构。该结构一方面可以缩短产生高位数码字过程中的转换时间,提高量化速度;另一方面其可以延长大电容的稳定时间,减小参考电压的负载。通过缩小比较器输入对管的面积以减小寄生电容带来的误差,提升高位数字码的准确度。同时,利用一次性校准技术减小比较器的失配电压。最终,采用180 nm CMOS工艺实现该10 bit SAR ADC,以验证该改进型结构。结果表明,在1.8 V电源电压、780μW功耗、有电路噪声和电容失配情况下,该改进型SAR ADC得到了58.0 dB的信噪失真比(SNDR)。 相似文献
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逐次逼近型模数转换器(SAR ADC)中,数模转换器单元(DAC)是能耗和面积的主要来源之一。为了降低DAC的能耗和面积,提出了一种低开销电容开关时序,以此设计了DAC的结构,并进行逻辑实现。相比于传统型开关时序,该电容开关时序使得DAC的能耗降低了98.45%,面积减小了87.5%。基于该电容开关时序实现了一种12位SAR ADC。仿真结果表明,在1.2 V电源电压、100 kS/s采样速率的条件下,该ADC功耗为12.5 μW,有效位数为11.2位,无杂散动态范围为75.6 dB。 相似文献
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本文设计了用于14bit逐次逼近型模数转换器(SAR ADC)的DAC电路。针对该DAC,介绍一种全差分分段电容阵列结构以缩小DAC的版图面积;高二位权电容采用热码控制,用以改善高位电容在转换时跳变的尖峰以及DAC的单调性;对电容阵列采用数字校准技术,减小电容阵列存在的失配,以提高SAR ADC精度。校准前,SAR ADC的INL达到10LSB,DNL达到4LSB;与校准前相比,校准后,INL〈0.5LSB,DNL〈0.6LSB。仿真结果表明,本DAC设计极大改善SAR ADC的性能,已达到设计要求。 相似文献
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本文通过对逐次逼近型ADC原理的分析,设计了一种用于视频采集10 bit,900KS/s的逐次逼近型模拟数字转换器(SAR ADC),该模数转换器主要由采样保持、DAC、比较器和数字逻辑控制器组成。其中,DAC采用电荷定标型结构,利用对称电容阵列结构减少电容所占面积,同时提高缩放电容的匹配精度;比较器采用三级预放大器加一级动态锁存器结构,并且该比较器采用了失调校准技术来提高比较器的精度。电路采用SMIC 0.13um 1P6M CMOS工艺进行设计,仿真结果表明,在900KS/s的采样速率下,有效位数可达8.7bit,功耗仅为1.02mW。 相似文献