基于高阶单比特Σ△调制器的频率综合器

本文介绍了高阶单比特Σ△调制器在小数分频频率综合器中的应用。普通小数分频频率综合器容易产生很大的杂散频率,采用Σ△调制器可以有效消除杂散频率降低相位噪声。由于多比特MASH结构的非线性,这里采用单比特高阶Σ△调制器(CIFB),最后提出实现电路。     

基于高阶单比特调制器的频率综合器

本文介绍了高阶单比特调制器在小数分频频率综合器中的应用.普通小数分频频率综合器容易产生很大的杂散频率,采用调制器可以有效消除杂散频率降低相位噪声.由于多比特MASH结构的非线性,这里采用单比特高阶调制器(CIFB),最后提出实现电路.     

数字高阶△-∑调制频率合成器的分析与实现

由小数分频频率合成器中相位累加器与数字一阶△-∑调制器的等效性出发，用ADS软件仿真证实了高阶数字△-∑调制对量化相位噪声的高通整型功能，从而有效地解决了小数分频的杂散问题。最后硬件电路实现了基于△-∑调制的小数分频跳频频率合成器，频率范围为590～1000MHz，在偏离主频10KHz时相噪优于-93．76dBc／Hz，频率分辨率可以小于100Hz，转换时间小于50μs，在跳频频率间隔1MHz时每秒可达2万跳。     

∑-Δ调制技术在小数分频锁相环中的应用

从小数分频频率合成器中小数杂散的产生入手，分析了高阶数字∑-△调制对量化噪声的高通整型特性，从而有效地解决了小数分频锁相环的杂散问题。最后用硬件电路实现了基于∑-△调制的小数分频频率合成器，频率范围为2400～2510MHz，频率步进125kHz，在偏离主频1kHz时相位噪声优于-99dBc／Hz，换频时间小于100Fs。证明了该频率合成器是一种简单实用、高性价比的频率合成器。     

∑-△调制技术在小数分频锁相环中的应用

从小数分频频率合成器中小数杂散的产生入手,分析了高阶数字∑-△调制对量化噪声的高通整型特性,从而有效地解决了小数分频锁相环的杂散问题。最后用硬件电路实现了基于∑-△调制的小数分频频率合成器,频率范围为2400-2510MHz,频率步进125kHz,在偏离主频1kHz时相位噪声优于-99dBc／Hz,换频时间小于100μs。证明了该频率合成器是一种简单实用、高性价比的频率合成器。     

∑-△调制技术在小数分频器中的应用

小数分频技术解决了锁相环频率合成器中鉴相频率和输出频率分辨率的矛盾。但一般的小数分频技术引入了严重的小数杂散问题。因为△-∑调制技术对噪声具有整形的作用，把∑-△调制技术应用在小数分频频率合成器中，与传统的PLL（锁相环）频率合成器相比具有明显的优越性，他可以提供很宽的频率范围、极高的频率分辨率、较低的单边带相位噪声以及良好的杂散性能。     

∑-△调制小数分频器的设计

∑-△调制小数分频器合成器是在数字锁相小数分频频率合成技术的基础上，运用现代数字技术对小数分频频率合成而引入的相位杂散进行有效的处理，克服了用传统方法处理而带来的结构复杂、调试困难及成本较高等诸多难点，从而在军用和民用上都得到了广泛的应用。∑-△调制小数分频器是∑-△调制小数分频合成器的关键电路，文中给出了∑-△调制小数分频器详细的数字电路结构，对其工作原理、系统结构及系统工作模式作了详尽的分析，最后采用ASIC实现了∑-△调制小数分频器。     

基于△∑调制技术的小数分频合成器的设计和实现

本文分析了小数分频频率合成器中存在的相位杂散的问题，以及解决问题的△∑调制技术。通过采用CX72301芯片的硬件电路在接近CHZ量级的频率上实现了使用△∑调制技术的频率合成器，获得了良好的相噪性能指标及几个μs的转换时间。     

基于△∑调制技术的小数分频合成器的设计和实现

本文分析了小数分频频率合成器中存在的相位杂散的问题,以及解决问题的△∑调制技术.通过采用CX72301芯片的硬件电路在接近GHz量级的频率上实现了使用△∑调制技术的频率合成器,获得了良好的相噪性能指标及几个μs的转换时间.     

△-∑小数分频频率合成器带外量化噪声滤除技术

为了实现对带外量化噪声进行有效抑制,基于对电荷泵（CP）电流不匹配引起的△-∑量化噪声建模,该文提出一种新型小数分频频率合成器（Frac-N）模型。该模型是在传统小数分频频率合成器的反馈之路上嵌入一个噪声滤除器（NF）,该噪声滤除器是由一个不含分频器的宽频带锁相环（PLL）构成。采用该噪声滤除技术不但可以对高阶△-∑调制器（DSM）产生的带外相位噪声进行抑制,还可以减小由于电荷泵（CP）不匹配引起的量化噪声。仿真结果验证了该方法的有效性。     

一种低相位噪声的UHF频段小数分频频率综合器

提出并实现了一款采用相位噪声优化技术的特高频(UHF)频段小数分频频率综合器,其工作频率为0.8～1.6 GHz.采用死区消除技术减少了鉴频鉴相器和电荷泵的噪声对系统的影响.采用分布式变容管结构和二阶谐波滤除技术设计压控振荡器,使压控振荡器获得了更低的相位噪声.采用新型的陷波滤波技术设计△-∑调制器,进一步降低带内相位噪声和系统的杂散.采用TSMC 180 nm CMOS工艺进行了流片验证.测试结果表明该频率综合器在0.01,1和10 MHz频偏处的最大相位噪声分别为-95,-127和-146 dBc/Hz,杂散抑制低于-81 dBc,而频率综合器芯片的功耗仅为20 mW,芯片面积为2.5 mm×1.1 mm.     

GNSS射频芯片中小数分频技术研究

针对GNSS射频前端PLL频率综合器中的低杂散小数分频问题,提出了分别基于累加器结构和MASH1-1-1Δ-∑结构的两种小数分频调制器实现方案。进而选取3.996 MHz为GNSS射频前端模拟中频频率,16.368 MHz为PLL频率综合器参考频率,在GPS L1和BD-2 B1频点上对30级累加器级联结构和MASH1-1-1Δ-∑结构的输出功率谱进行分析,并在此基础上对它们的小数杂散特性进行了对比研究。结果表明,MASH1-1-1Δ-∑结构具有噪声整形功能,可将小数杂散由低频段推至高频段,从而在低频段获得更优的杂散特性。由于高频段的杂散可被PLL环路滤波器滤除,故MASH1-1-1Δ-∑结构更适合用在基于PLL的频率综合器中。     

基于FPGA的小数频率合成器的设计

小数分频是实现高分辨率低噪声频率合成器的主要技术手段。在分析了小数频率合成以及杂散抑制技术的基础上,采用高阶Σ-Δ调制技术可以将量化噪声功率的绝大部分移到信号频带之外,从而可通过滤波有效抑制噪声。仿真结果表明,该高阶数字Σ-Δ调制可以很好地抑制小数分频频率合成器中的杂散问题,具有很高的实用性。     

基于FPGA的小数频率合成器

文章介绍了采用∑△调制技术的小数频率合成器.为了提高分频信号的质量和减少小数分频器的小数杂散,采用了三阶单环∑△调制技术.本文还提出了采用这种原理的具体电路实现方式.     

∑—Δ调制技术在频率合成中的应用

本文介绍了采用∑-Δ调制技术的小数分频PLL频率合成器，为了提高分频信号的质量和减少小数分频器的小数杂散，我们采用了高阶∑-Δ调制技术原理，本文还提出了采用这种原理的具体电路实现方式。     

基于∑△ 调制的分数频率综合器杂散分析

分数频率综合器能在提供小步进跳频距离的同时达到比较好的相噪指标，故得到了广泛的应用。但是，由于分数频率综合器会在跳频步进处出现特有的分数杂散，故其性能受到了分数杂散的影响而恶化。因此，减小分数杂散的影响成为了分数频率综合器应用中的重要内容。∑-△调制技术来源于高速的A／D、D／A转换技术，该技术已广泛应用于现代PLL芯片中，文章详细介绍了∑-△调制技术，并对其抑制分数频率综合器杂散的性能进行了深入分析。     

宽带低相噪低杂散Σ-Δ小数分频频率综合器

采用65 nm CMOS工艺,设计了一种宽带低相噪低杂散的Σ-Δ小数分频频率综合器。该频率综合器采用3个压控振荡器以及可编程分频链路实现宽带输出,每个压控振荡器采用自适应衬底偏置技术以减小PVT变化的影响。可编程分频器采用重定时单元同步输出,降低了分频器的相位噪声。自动频率校准模块采用一个可对压控振荡器直接计数的结构,缩短了频率锁定时间。Σ-Δ调制器中采用了陷波滤波结构,降低了高频量化噪声。后仿真结果表明,1.2 V电源电压下,该频率综合器可输出正交信号的频率范围为0.2~6 GHz,输出频率为3.762 5 GHz时,相位噪声为-113.59 dBc/Hz @1 MHz,参考杂散为-59.3 dBc,功耗为91 mW。     

一种用于IR-UWB收发器的4GHz正交输出小数频率综合器

本文针对工作于3.1GHz到5GHz频段的IR-UWB收发器,设计了一种4GHz小数频率综合器。该频率综合器采用0.18μm混合&射频CMOS工艺实现,其输出频率范围为3.74GHz到4.44GHz。通过使用多比特量化的∑-△调制器,该频率综合器在参考频率为20MHz时的输出频率分辨率达到15Hz。测试结果表明,该频率综合器的正交信号输出幅度失配和相位误差分别低于0.1dB和0.8º。该频率综合器的输出相位噪声达到-116dBc/Hz@3MHz,频谱杂散低于-60dBc。在1.8V电源电压下,该频率综合器的核心电路功耗仅为38.2mW。     

高频谱纯度的小数分频频率合成器

小数分频频率合成器输出频率分辨率高,换频速度快。但合成信号频谱中存在着固有而严重的相位杂散,即小数杂散。本文分析了小数杂散产生的机理,推导了小数杂散的数学表达式,并首次给出了三位小数时实测的小数杂散大小。文中还给出了一种高频谱纯度的小数分频频率合成器系统框图及性能指标。数据表明,本文所用的相位补偿法在合成器整个输出范围内,对小数杂散有45dB以上的抑制。     

小数分频频率综合器研究

针对整数分频频率合成方法存在的局限性,提出了采用小数分频频率合成的方法,分析了小数分频频率合成的实现方法,并针对其中的Σ-△调制技术的各种实现结构进行了分析和仿真,比较了各种实现方法的优劣以及∑-△调制技术中各种结构的性能优劣.在此基础上,进行了整数分频和小数分频频率合成电路实验研究,实验结果验证了小数分频频率合成的优化性能.