基于高阶单比特Σ△调制器的频率综合器

本文介绍了高阶单比特Σ△调制器在小数分频频率综合器中的应用。普通小数分频频率综合器容易产生很大的杂散频率,采用Σ△调制器可以有效消除杂散频率降低相位噪声。由于多比特MASH结构的非线性,这里采用单比特高阶Σ△调制器(CIFB),最后提出实现电路。     

基于高阶单比特调制器的频率综合器

本文介绍了高阶单比特调制器在小数分频频率综合器中的应用.普通小数分频频率综合器容易产生很大的杂散频率,采用调制器可以有效消除杂散频率降低相位噪声.由于多比特MASH结构的非线性,这里采用单比特高阶调制器(CIFB),最后提出实现电路.     

数字高阶△-∑调制频率合成器的分析与实现

由小数分频频率合成器中相位累加器与数字一阶△-∑调制器的等效性出发，用ADS软件仿真证实了高阶数字△-∑调制对量化相位噪声的高通整型功能，从而有效地解决了小数分频的杂散问题。最后硬件电路实现了基于△-∑调制的小数分频跳频频率合成器，频率范围为590～1000MHz，在偏离主频10KHz时相噪优于-93．76dBc／Hz，频率分辨率可以小于100Hz，转换时间小于50μs，在跳频频率间隔1MHz时每秒可达2万跳。     

基于∑△调制的频率合成器及其性能

∑△模数变换器使用内部１位置化器就能提供较高分辨率的输出，将∑△调制技术应用于频率合成器中，能较好的提高频率合成器的频率覆盖范围，相位噪声及频率分辨率，定量地分析了∑△调制频率合成器的性能，给出了实现方法。     

高阶∑△调制器的稳定性分析与设计

本文将量化器等效为增益可变的加性噪块模型，研究了１ｂｉｓ高阶∑△调制器的稳定性，提出了一种设计１ｂｉｓ稳定高阶（＞２）∑△调制器的方法，该方法简单有效。     

基于∑-△调制小数分频技术的频率合成器MAX2150及其应用

介绍了基于∑-△调制器的小数分频(F-N)频率合成技术的基本原理及采用此技术的频率合成器MAX2150,给出了MAX2150在某微波测试仪表中的应用电路和注意事项.     

一种用于分数频率合成器的3阶单环∑△调制器

分析了无线通信分数分频频率合成用移位产生的简单高效的单环3阶3位量化SDM结构.该电路采用标准0.18 μm CMOS工艺实现,电源电压1.8V,内部使用24位总线,在工作频率为16 MHz时,可到达的频率分辨率为8 Hz,结果表明它的带外噪声平坦、输出位宽窄,优于同阶级联∑△结构.     

适用于高阶∑△调制器的全差分运算放大器的设计

比较了增益自举式共源共栅、折叠式共源共栅和套筒式A／A类三种常用的运算放大器结构．提出了一种可用于各种高阶∑△调制器的全差分运算放大器。采用SIMC0．35μm标准CMOS工艺．完成了含共模反馈电路的全差分套筒式运算跨导放大器的设计。仿真结果表明放大器的直流增益为84．5dB,单位增益带宽为199MHz,相位裕度为51°,电路工作可靠,性能优良。     

高阶模拟∑-△调制器设计研究

在简要介绍高阶1位量化∑-△A/D转换器基本原理的基础上,分析了∑-△调制器的噪声特性;介绍了传统线性模型下的噪声传递函数的设计方法.同时,结合实际高阶模拟∑-△调制器的开关电容实现电路,重点对影响调制器性能的非理想因素进行了详细分析,并采用程序建模仿真的方法指导电路设计.与传统设计方法的结果对比表明,文中的方法可以为电路设计提供更加可靠的依据.     

信号的低比特位数表示：一种新颖低比特位数的∑-△调制器

摘要：通过设计一种新的噪声整形滤波器，本文提出了一种新颖的∑-△调制器结构，可用于实现用较低比特位数的数字信号表示较高比特位数的输入信号．该调制器与传统的∑-△调制器相比，其输出数字信号比特位数(或动态范围)降低了许多．理论推导分析和仿真对比的结果表明，在量化噪声整形和噪声频谱上，该调制器的各项性能有了很大的提高，而且证明了这类调制器是稳定的．     

一种高阶1 bit插入式∑-△调制器的设计

介绍了插入式∑-△ A/DC调制器的设计过程,并给出了调制器行为级SIMULINK模型,通过对调制器系统级仿真可以确定调制器的信噪比、增益因子等参数,为其电路设计提供依据.设计了一个4阶调制器,仿真结果显示在128的过采样比、输入信号相对幅度-6 dB的条件下,可获得110 dB的信噪比,达到18 bit的分辨率.     

单级电流模式∑—△调制器的研究

文章对一阶和二阶单级电流模式∑-△调制器作了系统性能及稳定性分析,给出了两者的噪声传递函数。针对系统性能与稳定性这两个相对立的指标,给出了极点的指引。最后介绍了一个一阶调制器的设计实例。     

一种低电压工作的高速开关电流∑-△调制器

基于作者先前提出的时钟馈通补偿方式的开关电流存储单元及全差分总体结构，本文设计了一种二阶开关电流∑-Δ调制器。工作中采用TSMC 0．35μm CMOS数字电路工艺平台，在低电压工作下进行电路参数优化。实验表明，调制器在3．3V工作电压、10MHz采样频率、64倍过采样率下实现10-bit精度。与已有类似研究相比，本工作在相当的精度条件下，实现了低电压、视频速率的工作。     

基于ADF4157的∑-△小数分频锁相环频率合成器设计

该文应用ADF4157PLL集成芯片实现∑-△小数分频锁相技术,重点讨论了1.35GHz～2.35GHz频段∑-△小数分频频率合成的原理和实现方法.其相位噪声曲线图与传统的FPGA合成算法实现的结果基本一致.实验数据充分证明了∑-△小数分频PLL集成芯片可以替代传统的FPGA合成算法,具有易调试、集成度高、一致性好等优...     

△-∑小数分频频率合成器带外量化噪声滤除技术

为了实现对带外量化噪声进行有效抑制,基于对电荷泵（CP）电流不匹配引起的△-∑量化噪声建模,该文提出一种新型小数分频频率合成器（Frac-N）模型。该模型是在传统小数分频频率合成器的反馈之路上嵌入一个噪声滤除器（NF）,该噪声滤除器是由一个不含分频器的宽频带锁相环（PLL）构成。采用该噪声滤除技术不但可以对高阶△-∑调制器（DSM）产生的带外相位噪声进行抑制,还可以减小由于电荷泵（CP）不匹配引起的量化噪声。仿真结果验证了该方法的有效性。     

△∑调制器及其应用接口电路

ADS1201是一种精密的、130dB动态范围、单一 5V电源工作的△∑调制器。其差分输入对于直接连接转换器或低电平信号是理想的。     

△∑调制器在分数分频频率综合器中的分析与设计

提出了一种适用于分数分频锁相环频率综合器的全数字噪声整型△∑调制器电路结构新的设计方法,并将其最终实现.采用了流水线技术和新的CST算法优化多位输入加法器结构,从而降低了整体的复杂度和功耗.这种电路结构通过了Matlab的行为级仿真,ASIC全定制实现并流片,该结构也通过VHDL综合实现验证,最后给出的测试结果表明该电路具有良好的性能,可应用于单片千兆赫兹级低功耗CMOS频率综合器中.     

基于Simulink的∑△小数N频率综合器行为级仿真

快速有效的频率综合器系统级仿真可对∑△小数N频率综合器的设计实现提供有效的帮助.在分析小数N频率综合器的基础上,建立了完整的Simulink电路仿真模型,进行快速的准电路级行为仿真,可更好表现频率综合器的时域特性,验证电路结构的正确性.仿真结果表明该方法是简捷有效的.     

高阶∑—△调制器中运算放大器（OTA）的设计

介绍了五阶∑-△调制型模数转换器中放大器的设计过程。引入一种新型的采用交叉耦合差分输入负电阻负载的运放。