基于TSV倒装焊与芯片叠层的高密度组装及封装技术

系统级封装（Si P）及微系统技术能够在有限空间内实现更高密度、更多功能集成,是满足宇航、武器装备等高端领域电子器件小型化、高性能、高可靠需求的关键技术。重点阐述了基于硅通孔（TSV）转接板的倒装焊立体组装及其过程质量控制、基于键合工艺的芯片叠层、基于倒装焊的双通道散热封装等高密度模块涉及的组装及封装技术,同时对利用TSV转接板实现多芯片倒装焊的模组化、一体化集成方案进行了研究。基于以上技术实现了信息处理Si P模块的高密度、气密性封装,以及满足多倒装芯片散热与CMOS图像传感器（CIS）采光需求的双面三腔体微系统模块封装。     

基于微型焊球的高密度叠层自适应封装技术

为了有效解决Ka频段信号在多层高密度叠层基板之间传输处理过程中的电气互联瓶颈问题,通过采用微型焊球在层间实现信号的垂直互联和支撑连接的方法,同时实现高密度叠层自适应封装,完成了一个高密度集成的小型化毫米波SIP低传输损耗模块的制作。对工作在Ka频段基于微型焊球的高密度叠层自适应封装的设计、制造工艺过程进行了深入研究,开拓了高密度叠层自适应封装微型焊球塌陷率精准控制工艺,基于微型焊球垂直互联以及电磁隔离的设计、SIW滤波器内埋、高密度多层基板焊接工艺等。     

高密度组装电气互联新技术原理与研究方法

网络通信技术的高速发展围绕着小、轻、高速和高密度几个方向给IT市场提出了多样化的需求。介绍了高密度组装发展的现状和未来的发展趋势。CSP的研制使组装密度和性能得到提高，达到二维组装密度的极限；三维多芯片组装使组装密度达到一个新的高度，高速性能大大提高，同时力求降低制造成本。21世纪互联技术将继续沿着高密度和高速性方向发展。     

SIP和SOC

本文介绍了SIP和SOC的定义、优缺点和相互关系。SIP是当前最先进的IC封装,MCP 和SCSP是实现SIP最有前途的方法。同时还介绍了MCP和SCSP的最新发展动态。     

基于系统级封装(SiP)的信息安全芯片集成设计

为了解决信息安全系统中,逻辑运算芯片与存储器难以实现集成的问题,并更充分地满足信息安全系统高性能、低功耗、高可靠性的要求,本文提出了"基于SiP的信息安全芯片集成"的概念及具体设计方案.根据此方案设计实现了一款集成CPU、Flash存储器、密码算法芯片的小型信息安全系统的SiP成品实例,该成品的功能和性能验证结果均满足系统的目标需求,从而证实了该设计方案的可行性.该方案也符合今后电子技术和信息安全系统的主要发展方向.     

用于先进PCB制造工艺的叠层封装

在20世纪90年代,球栅阵列封装(BGA)和芯片尺寸封装(CSP)在封装材料和加工工艺方面达到了极限。这2种技术如同20世纪80年代的表面安装器件(SMD)和70年代通孔安装器件(THD)一样,在电学、机械、热性能、尺寸、质量和可靠性方面达到最大值。目前,三维封装正在成为用于未来采用的先进印制板(PCB)制造工艺的下一个阶段。它们可以分为圆片级封装、芯片级封装、和封装面。叠层封装(PoP)是一种封装面叠层封装类型的三维封装技术[15]。     

高密度三维封装技术

简要介绍为满足日益增长的低功耗、轻重量、小体积系统的应用需求而涌现出的多种裸芯片封装与多芯片叠层封装技术。详细讨论三维封装的垂直互连工艺。主要分析三维封装技术的硅效率、复杂程度、热处理、互连密度、系统功率与速度等问题。     

高密度3-D封装技术的应用与发展趋势

高密度3-D封装技术是国内外近几年飞速发展的微电子封装技术。它在2-D平面基础上向立体化发展,实现了一种新的更高层次的混合集成,因而具有更高的组装密度、更强的功能、更优的性能、更小的体积、更低的功耗、更快的速度、更小的延迟等优势。该技术正在加速未来电子整机系统的微小型化。主要介绍了近年来3-D封装应用状况和一种新型的封装技术——系统上封装SOP(System-on-Package)。     

TSOP叠层芯片封装的介绍

叠层芯片封装技术,简称3D,是指在不改变封装体外型尺寸的前提下,在同一个封装体内于垂直方向叠放两个以上的芯片的封装技术,它起源于快闪存储器(NOR/NAND)及SDRAM的叠层封装。叠层芯片封装技术具有大容量、多功能、小尺寸、低成本的特点,2006年以来3D技术逐渐成为主流。随着NAND快闪存储器市场的高速增长及3D技术的兴起,加之TSOP封装成本低、柔韧性强,所以TSOP封装得以重新焕发生机。     

电子元器件封装技术发展趋势

晶圆级封装、多芯片封装、系统封装和三维叠层封装是近几年来迅速发展的新型封装方式,在推动更高性能、更低功耗、更低成本和更小形状因子的产品上,先进封装技术发挥着至关重要的作用。晶圆级芯片尺寸封装(WCSP)应用范围在不断扩展,无源器件、分立器件、RF和存储器的比例不断提高。随着芯片尺寸和引脚数目的增加,板级可靠性成为一大挑战。系统封装(SIP)已经开始集成MEMS器件、逻辑电路和特定应用电路。使用TSV的三维封装技术可以为MEMS器件与其他芯片的叠层提供解决方案。     

高密度封装技术的发展

本简要介绍了BGA与CSP的概念、发展现状、应用情况及发展趋势等。BGA／CSP是现代组装技术的两个新概念,它们的出现促进SMT（表面贴装技术）与SMD（表面贴装元器件）的发展和革新,并将成为高密度、高性能、多功能及高I／O数封装的最佳选择。     

响应曲面法在叠层封装结构优化中的应用

本文对八层叠层CSP封装器件进行热应力分析。结果表明,热应力集中出现在上层芯片（die8）、die7的悬置端和底层芯片（die1）与粘结剂的边角处。进一步,采用响应曲面法（RSM）与有限元分析相结合的方法研究die8、die7、die1和粘结剂厚度对器件热应力的影响。应用响应曲面法优化芯片和粘结剂的厚度以得到最小VonMises应力,其结果为106．87Mpa。与初始设计时的应力值143．9Mpa相比减小了25．7％。应力减小有助于提高封装产品的可靠性。     

芯片叠层封装的失效分析和热应力模拟

通过高温高湿加速实验对双芯片叠层封装器件的失效进行了研究,观察到存在塑封料与上层芯片、BT基板与塑封料或贴片胶的界面分层和下层芯片裂纹等失效模式.结合有限元分析对器件内热应力分布进行了计算模拟,分析了芯片裂纹的失效机理,并从材料性能和器件结构角度讨论了改善叠层封装器件可靠性的方法.     

芯片叠层封装的失效分析和热应力模拟

通过高温高湿加速实验对双芯片叠层封装器件的失效进行了研究,观察到存在塑封料与上层芯片、BT基板与塑封料或贴片胶的界面分层和下层芯片裂纹等失效模式．结合有限元分析对器件内热应力分布进行了计算模拟,分析了芯片裂纹的失效机理,并从材料性能和器件结构角度讨论了改善叠层封装器件可靠性的方法．     

大腔体高密度高可靠陶瓷封装技术研究

文章对应用于航天计算机系统封装的大腔体高密度高可靠高温金属化陶瓷管壳,根据用户提出的特殊要求,从设计到工艺,较详细论述其研制过程、关键工艺、技术难点、以及与通常的DIP、CQFP、CLCC、CPGA等的不同之处,并指出今后需要努力的方向。     

多个叠层芯片封装技术

叠层芯片封装在与单芯片具有的相同的轨迹范围之内,有效地增大了电子器件的功能性, 提高了电子器件的性能。这一技术已成为很多半导体公司所采用的最流行的封装技术。文章简要叙述了叠层芯片封装技术的趋势、圆片减薄技术、丝焊技术及模塑技术。     

先进的叠层式3D封装技术及其应用前景

采用叠层3D封装技术将使芯片所包含晶体管数目成倍的增加,它不但具有体积小、性能高、功耗低等优点,而且拥有无可比拟的封装效率.对其叠层3D封装的发展趋势、技术特点、技术优势、散热问题以及应用前景等几个方面进行了探讨.     

功率载荷下叠层芯片封装的热应力分析和优化

应用有限元分析软件ANSYS,模拟功率载荷下叠层芯片封装中芯片温度和应力分布情况,得出芯片的温度、应力与材料厚度、热膨胀系数之间的关系,根据分析,对模型进行了优化.优化后的模型最高温度下降了3.613 K,最大应力下降了33.4%,最大剪应力下降了45.9%.