一种基于锁相环的可变量程转速控制系统

介绍了基于锁相环的转速控制原理,设计了一种基于锁相环的可变量程转速控制系统,利用所设计的锁相环及窄带跟踪滤波的特点实现了转速信号的提取。数学推导和试验结果证明了这种系统的有效性。     

S波段全相参捷变频雷达收发中频部件设计

提出了一种由直接数字频率合成、倍频链和锁相环构成的二次变频方案,实现了宽带捷变频多普勒雷达收发中频部件系统设计。综合考虑频率合成器和雷达收发射频前端电路的设计要求,在保证频谱纯度的条件下,利用锁相环产生捷变频宽带本振,较好地将中心频率为50MHz的低频窄带线性扫频脉冲调制信号变频到具有500MHz带宽的S波段。给出了采用该方案的实验结果。     

模拟锁相环电路设计

针对现有模拟锁相环的缺陷,作者提出选用进口高品质VCXO自行设计制造模拟锁相环的设想,文章介绍了电路中各部件的设计和选择,并通过实验对此方案进行测试,给出了锁相环电路各项指标的测试结果,从而验证了这种锁相环电路的可用性,以及电路改进的可能性。     

基于多中继散射组网的时钟恢复方案

由于目前存在的准同步时钟恢复方案不能够满足多中继散射通信的抖动指标,所以提出一种在多中继的散射信道中的低抖动时钟恢复方案。该方案由一个数字锁相环和一个模拟锁相环共同实现,即双环提取方案。数字锁相环主要是利用定时误差恢复出一个存在抖动的时钟,再由模拟锁相环对恢复出的抖动时钟进一步提纯。传统时钟恢复方案的误差为输入码率下的一比特时长,该新型方案将提高误差精度,从而大大降低在多中继传输中的时钟抖动,这将是散射通信组网的关键技术。     

一种低抖动快锁定的时钟数据恢复电路设计

采用TSMC 0.13μm CMOS工艺,设计了一种基于延迟锁相环(DLL)与锁相环(PLL)混合技术的时钟数据恢复(CDR)电路。它结合延迟锁相环电路追踪速度快和锁相环电路抖动抑制能力强的特点,与通常基于二阶锁相环结构的电路相比,在输出抖动相同的情况下,具有更快的锁定时间。仿真结果表明该电路可以成功恢复出480 MHz伪随机数据,数据峰峰值抖动约为39 ps,即相对抖动约为0.02 UI,锁定时间约为793 ns,较二阶锁相环结构的电路提升了32%。芯片核心电路面积为0.15 mm2,1.2 V电源供电下消耗功耗6.9 m W。     

音频遥控开关

每发出一个特定频率的声音,就会控制音频遥控开关改变一次状态,电路对环境中发出的其他频率的声音具有很强的抗干扰能力。电路原理电路原理图见附图。电路由音频放大电路、锁相环电路和开关输出电路组成。音频放大电路将话筒得到的声音信号进行放大。外界的声音信号经过放大后接到锁相环电路的输入端。锁相环电路内部有一个压控振荡     

一种高速率数字信号码元同步电路的设计

介绍了模拟锁相法提取码元同步脉冲的工作原理,并采用超高频单片集成锁相环NE564设计了一种码速率为10Mbps数字信号码元同步电路。     

MM74HC4046在电压型逆变器中的设计与优化

针对通用锁相环频率特性中高频部分线性不足的问题,对锁相环进行了改进。通过对MM74HC4046锁相环内部结构的分析,提出了一种锁相环频率特性的优化,设计出扩展压控振荡器的频率范围和改善其控制电压的电路。通过实验验证,优化后的锁相环频率特性线性度和稳定性都有了很大的改善,使得锁相环电路有更广泛的应用和很强的实用性。     

基于锁相环倍频的BLDCM速度控制系统设计

介绍一种基于锁相环六倍频速度采集的无刷直流电机(BLDCM)控制系统,以高性能处理器STM32为核心控制元件,采用锁相环倍频技术实现对电机转速的高精度控制.该系统包括处理器、驱动电路、逆变电路、倍频电路和电机,其中倍频电路对三路霍尔信号实现六倍频处理,输出作为系统的速度反馈.经仿真和实际测试,所设计的锁相环六倍频电路,...     

振动、噪声信号的阶比分析与DSP实现

介绍了阶次这一特征分量在机械故障诊断中的作用,及其原理和各种具体实现方法。在比较几种传统方法后,提出了采用高速数字信号处理器DSP电路和插值算法来进行振动和噪声信号的提取,克服了基于锁相环电路的等转角采样方法跟踪精度低、速度慢和使用不便的缺点。     

基于ADF4360-8的集成化低相噪频率合成器设计

结合锁相环技术的基本原理,介绍了一种采用锁相环技术产生高稳定度信号的低相噪频率合成器的设计思路。采用集成锁相环芯片ADF4360-8来设计锁相环电路,并给出了系统的具体电路参数、实际应用的设计要点和设计注意事项。最后经过仿真,得出系统环路带宽内相噪为-105dBc,符合系统设计要求。     

占空比优化的1.25GHz CMOS锁相环

半速率高速串行接口同时使用时钟的正/负边沿作为发送数据的定时基准,数据码元的定时长度直接由时钟的占空比决定,因此锁相环的输出时钟的占空比显得尤为重要。本文基于0.13μmCMOS工艺设计实现了一款1.25GHz的高频锁相环。该锁相环基于环形振荡器结构,使用互补相位调节技术实现输出时钟的占空比平衡。流片测试结果表明,该锁相环能够稳定输出1.25GHz的高频时钟,实测输出时钟的占空比能够稳定在49.86%～52.89%的范围内,平均占空比为51.21%。     

高性能锁相环中电荷泵电路研究

本文分析了电荷泵型锁相环中电荷泵电路的工作机制和过冲问题,在此基础上提出了低噪声电荷泵设计技术,有效减小了电荷泵的过冲效应,提高了锁相环中电荷泵电路的稳定性。     

基于数字锁相环的QAM载波恢复

正交幅度调制(QAM)是一种频谱利用率很高的载波传输方式,但是高阶QAM系统对于载波恢复、符号定时的要求非常严格,因此提出了一种全数字的载波提取方案。在发送端插入前导序列,接收端在接收前导序列中用数字锁相环实现载波提取,为后面的解调作保证。通过MATLAB仿真,验证了这种实现方案在理论上是完全可行的。     

射频锁相环电路工作特性仿真与分析

射频锁相环是一种能够跟踪输入信号相位变化的闭环自动跟踪系统,此类电路具有负反馈闭环特点、系统状态多,工作特性复杂,其故障诊断和定位是无线电设备维修保障中的难点问题。针对上述问题,研究了射频锁相环电路的工作特性与故障定位方法。首先,针对典型射频锁相环电路,推导得到了其数学模型。然后,建立了其电路仿真的模型,仿真分析了环路四种主要工作状态和各模块对环路整体性能的影响。最后,采用开环故障隔离与关键节点信号比对法进行环路故障定位。研究结果为模拟锁相环电路故障诊断提供了理论依据,对实际电路故障诊断具有一定参考价值。     

一种可编程全数字锁相环的设计与实现

针对传统的全数字锁相环电路参数不可调、锁相速度慢及锁相范围窄的缺点,提出了一种可编程全数字锁相环。采用电子设计自动化技术完成了该系统设计,并对所设计的电路进行了计算机仿真与分析,最后,采用FPGA予以硬件电路的实现;系统仿真与硬件实验证明,该锁相环中数字滤波器和数控振荡器的参数可以自主设定,改变数字滤波器的参数可加快锁相速度,改变数控振荡器的参数可扩大锁相范围;该锁相环具有锁相速度快、锁相范围宽、电路结构简单、参数设计灵活和易于集成等优点,可适用于许多不同用途的领域。     

一种用于高速锁相环的双斜鉴频鉴相器设计

文中提出了一种用于高速锁相环的双斜鉴频鉴相器的结构设计。这种结构是基于两个调谐电路：细调电路和粗调电路。细调电路用来完成精确调制，粗调电路用来加快锁定速度。用MENTOR GRAPHICS-ADMS对电路进行仿真。结果表明所提出的结构比普通型锁相环的锁定时间减少了50％以上。     

基于CPLD的数字语音通信复接/分接模块的设计实现

介绍了，在数字语音通信中，利用在系统可编程技术和复杂可编程逻辑器件CPLD，实现了数字语音的复接和分接；对于其中的单稳态电路的数字化和数字锁相环提取位同步信号也进行了详细的设计说明。实际应用结果表明，系统工作稳定可靠，设计是成功的。     

0.001 3 mm2自动频率校正算法电路的设计及应用

在高速串行接口PCIE2.0的设计中,为了保证数据传输的正确性,数据串行传输的工作时钟需要在很短的时间内完成锁定。为了减小锁相环的锁定时间,提高时钟稳定性,在传统的顺序搜索自动频率校正算法电路的基础上,提出了一种新的二进制搜索算法校正电路,并且应用于5 GHz的锁相环中,最大校正时间为22.5 μs。锁相环在SMIC 55 nm CMOS工艺下流片,SS工艺角下,AFC电路的面积为0.001 3 mm2。经测试,锁相环能够快速锁定,性能良好。     

电荷泵锁相环电路建模与仿真

电荷泵锁相环是一种能够跟踪输入信号相位变化的闭环自动跟踪系统,此类电路具有负反馈闭环特点,系统状态多,工作特性复杂,其设计与仿真分析一直是电子设备时钟系统的难点问题。针对上述问题,研究了电荷泵锁相环电路的设计步骤与仿真分析方法。首先,推导电荷泵锁相环各模块的数学模型;其次,建立了各模块电路仿真模型,仿真分析了环路稳定性以及各模块对环路整体性能的影响。研究结果为电荷泵锁相环电路的设计与仿真提供了理论依据,对实际电路设计具有一定参考价值。