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《无线电通信技术》2017,(4):86-90
L路多相并行FIR滤波器的工作速率是单路串行FIR滤波器的L倍,基于多项式分解的多相并行FIR滤波器实现结构简单、计算复杂度小、滤波运算延迟少;针对多相并行FIR滤波器,给出了基于多项式分解的多相并行FIR滤波器优化实现结构的FPGA高速实现方法。归纳、整理和推导了2路至8路基于多项式分解的多相并行滤波器优化实现结构,并针对FPGA实现的具体特点给出了多相并行滤波器优化实现结构的FPGA高速实现方法。通过测试分析可知,给出的基于多项式分解的多相并行FIR滤波器优化实现结构的FPGA高速实现方法能够在FPGA上高速实现多相并行FIR滤波器。 相似文献
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一种FIR滤波器的FPGA实现 总被引:4,自引:0,他引:4
数字滤波是语音与图像处理和模式识别等应用中的一种基本的数字信号处理部件。文中提出了一种采用FPGA器件并利用窗函数实现线性FIR数字滤波器的方案,使用Xilinx公司的XCS10FPGS器件设计了一个8阶8位FIR滤波器,阶数和位数以及滤波器特性均可方便地更改。 相似文献
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FIR数字滤波器的FPGA实现研究 总被引:2,自引:0,他引:2
为了研究不同结构的FIR数字滤波器FPGA实现对数字多普勒接收机中FPGA器件资源消耗及其实现的滤波器的速度性能,在Xilinx ISE10.1开发平台中,采用Verilog HDL语言分别实现了FIR数字滤波器的改进的串行结构、并行结构以及DA结构,并在ModelSim仿真验证平台中仿真了实现设计.结果表明,改进串行结构的实现消耗资源少但滤波速度慢,并行结构的实现滤波速度快但消耗资源多,而DA算法的实现速度仅取决于输入数据的宽度,所以滤波速度通常较快且消耗的资源较少. 相似文献
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FIR滤波器的FPGA实现方法 总被引:1,自引:1,他引:0
为了给实际应用中选择合适FIR滤波器的FPGA实现结构提供参考,首先从FIR数字滤波器的基本原理出发,分析了FIR滤波器的结构特点,然后分别介绍了基于FPGA的FIR滤波器的串行、并行、转置型、FFT型和分布式结构型的实现方法,对于各种实现的结构做了分析、比较以及优化处理,特别是对基于FFT的FIR滤波器与传统卷积结构进行了精确的数值计算比较,最后得出满足于低阶或高阶的各种FIR滤波器实现结构的适用范围及其优缺点,并针对实际工程应用提出了下一步需解决的问题。 相似文献
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采用基于分布式算法思想的方法来设计FIR滤波器,利用FDAtool设计系统参数,计算滤波器系数,同时为了要满足系统要求考虑系数的位数。根据FIR数字滤波器结构,对FIR数字滤波器的FPGA实现方法进行分析。 相似文献
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FIR滤波器的设计分为滤波器系数计算和滤波器结构的具体两个部分。为说明使用FPGA实现FIR的灵活性,文中列举了一个多阶串行FIR滤波器实例,并给出主要的源代码和相关模块的时序和功能说明,最后使用Matlab和Quartusii联合仿真验证了FPGA硬滤波器工程的正确性。 相似文献
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介绍了一种升余弦滤波器的快速设计方法,利用Matlab设计滤波器的冲击响应,通过采样量化编码,得到在FIR Compiler加载的系数文件;FPGA中调用FIR Compiler,采用分布式算法实现该滤波器结构,并在ISE中进行综合、实现。 相似文献
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为满足太赫兹无线通信系统对大容量基带信号处理算法的要求,基于直接从多项式分解导出的传统滤波器并行实现算法,通过矩阵变化推导出复杂度更小的快速有限冲激响应(FIR)滤波器并行实现。在此基础上通过张量积的表示给出了2并行、4并行和8并行的转换公式以及实现架构。既而推导出2N并行快速FIR滤波器的通用实现公式,并对比了优化前后的复杂度差异。最后给出了64并行的快速FIR滤波器的推导公式和具体实现架构,以及优化前后的硬件复杂度对比,64并行的快速FIR滤波器算法资源消耗更少。 相似文献
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Past methods for mapping the least-mean-square (LMS) adaptive finite-impulse-response (FIR) filter onto parallel and pipelined architectures either introduce delays in the coefficient updates or have excessive hardware requirements. We describe a hardware-efficient pipelined architecture for the LMS adaptive FIR filter that produces the same output and error signals as would be produced by the standard LMS adaptive filter architecture without adaptation delays. Unlike existing architectures for delayless LMS adaptation, the new architecture's throughput is independent of the filter length 相似文献
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基于四模余数系统的FIR滤波器将一个滤波系统分为4个彼此独立,互不影响,并行运算的子滤波通道,消除了各个子运算通道之间的进位链,加快了计算的速度,提高了滤波精度。所有模都具有2n 和2n±1的形式,电路完全基于组合逻辑电路来实现。结果表明,无论在功耗,速度,实现复杂度等方面,采用余数系统构建的FIR滤波器都优于于传统二进制FIR滤波器。 相似文献
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基于FPGA的高速数字FIR滤波器设计 总被引:2,自引:0,他引:2
本文在分析传统FIR数字滤波器的基础上,设计了一种面向时序和面积优化的高速数字FIR滤波器结构。和传统的数字FIR滤波器比较,该结构具有速度快,面积小,易于扩展等特点。采用该结构,实现了一个基于FPGA的14阶的数字FIR滤波器。 相似文献
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一种基于FPGA的FIR滤波器实现结构 总被引:1,自引:0,他引:1
提出了一种在FPGA中能灵活实现各种FIR滤波器的结构。该结构以使用流水线技术的高速乘法累加器(Multiple Accumulator,MAC)为核心,通过逻辑设计中时间-空间的互换,以最优的资源消耗来实现各种性能的FIR滤波器.最后以DVB-C系统中基带成形滤波器的设计实现为例与传统实现结构进行比较,结果表明此实现结构能灵活处理综合面积和速度的约束关系,具有更优的性价比. 相似文献
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该文由多项式信号的并行表达得到一种FIR滤波器并行结构。通过对FIR滤波器并行结构的分析,提出了几种自适应FIR滤波器的并行处理算法.同时给出了相应的脉动实现结构。 相似文献
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Chao Cheng Keshab K. Parhi 《IEEE transactions on circuits and systems. I, Regular papers》2007,54(2):280-290
Based on recently published low-complexity parallel finite-impulse response (FIR) filter structures, this paper proposes a new parallel FIR Filter structure with less hardware complexity. The subfilters in the previous parallel FIR structures are replaced by a second stage parallel FIR filter. The proposed 2-stage parallel FIR filter structures can efficiently reduce the number of required multiplications and additions at the expense of delay elements. For a 32-parallel 1152-tap FIR filter, the proposed structure can save 5184 multiplications (67%), 2612 additions (30%), compared to previous parallel FIR structures, at the expense of 10089 delay elements (-133%). The proposed structures will lead to significant hardware savings because the hardware cost of a delay element is only a small portion of that of a multiplier, not including the savings in the number of additions 相似文献
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该文基于快速卷积算法,提出一种适用于线性相位FIR滤波器的并行结构。该结构采用快速卷积算法减少子滤波器个数,同时让尽可能多的子滤波器具有对称系数,然后利用系数对称的特性减少子滤波器模块中的乘法器数量。对于具有对称系数的FIR滤波器,提出的并行结构能够比已有的并行FIR结构节省大量的硬件资源,尤其当滤波器的抽头数较大时效果更明显。具体地,对一个4并行144抽头的FIR滤波器,提出的结构比改进的快速FIR算法(Fast FIR Algorithm, FFA)结构节省36个乘法器(14.3%),23个加法器(6.6%)和35个延时单元(11.0%)。 相似文献
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Low-Area/Power Parallel FIR Digital Filter Implementations 总被引:4,自引:0,他引:4
This paper presents a novel approach for implementing area-efficient parallel (block) finite impulse response (FIR) filters that require less hardware than traditional block FIR filter implementations. Parallel processing is a powerful technique because it can be used to increase the throughput of a FIR filter or reduce the power consumption of a FIR filter. However, a traditional block filter implementation causes a linear increase in the hardware cost (area) by a factor of L, the block size. In many design situations, this large hardware penalty cannot be tolerated. Therefore, it is important to design parallel FIR filter structures that require less area than traditional block FIR filtering structures. In this paper, we propose a method to design parallel FIR filter structures that require a less-than-linear increase in the hardware cost. A novel adjacent coefficient sharing based sub-structure sharing technique is introduced and used to reduce the hardware cost of parallel FIR filters. A novel coefficient quantization technique, referred to as a scalable maximum absolute difference (MAD) quantization process, is introduced and used to produce quantized filters with good spectrum characteristics. By using a combination of fast FIR filtering algorithms, a novel coefficient quantization process and area reduction techniques, we show that parallel FIR filters can be implemented with up to a 45% reduction in hardware compared to traditional parallel FIR filters. 相似文献