用VHDL和有限状态机设计交通信号灯控制系统

用VHDL和有限状态机的方法设计了主干道与支干道的交叉路口交通信号灯无人自动管理的控制系统。将路口红绿灯的各种亮灯情况定义不同的状态,路口状况定义为触发条件,组成有限状态机。基于此模型的交通信号灯控制系统可充分利用现有交通资源,缓解城市交通压力。     

基于Verilog HDL的可综合有限状态机设计

Verilog HDL(硬件描述语言)不仅可以在门级和寄存器传输级进行硬件描述,也可以在算法级对硬件加以描述。有限状态机是数字系统中的重要组成部分。文中研究了用Verilog HDL设计有限状态机时可以采用的不同的编码方式和描述风格,并介绍了有限状态机综合的一般原则。最后以存储控制器状态机为例,分别用Synplify Pro和QuartusⅡ对设计进行了综合和仿真验证。     

基于有限状态机的UART设计

文章结合UART的设计，分析阐述了硬件设计中的有限状态自动机理论；并在分析UART功能特点的基础上，给出了利用有限状态自动机理论进行UART设计的实例，与其他设计方法相比较，利用有限状态自动机理论设计控制逻辑具有直观简单，设计流程短等优点，在EDA技术中必将发挥重要的作用。     

面向工程化教育的有限状态机教学设计

有限状态机是"硬件描述语言"课程教学的重点和难点。本文深入分析当前有限状态机教学的现状,指出有限状态机教学与工程化人才培养需求的之间差距。在此基础上,论文提出并阐述了一种问题驱动的有限状态机教学体系,对算法状态机图和模板式编码风格等有限状态机设计的相关概念和方法进行了阐述。     

有限状态机的Verilog设计与研究

本文研究了用Verilog实现有限状态机的各种不同的编码方式和描述风格，并从综合，毛刺，面积，速度这几方面研究了不同实现方式的利弊。最后，以SoC芯片中DMA Arbitor有限状态机为例，我们用Design Complier（DC）对七种设计进行了综合，并分析了综合后的面积和时延信息。     

利用有限状态机的交通灯控制系统设计与仿真

基于硬件电路设计软件化的思想,根据路口交通灯控制功能要求,以可编程逻辑器件(FPGA)为硬件基础,以有限状态机为设计基础,通过对系统状态及其转移关系的定义,运用多进程方式描述硬件模块的逻辑关系,用VHDL语言编程实现了交通灯控制系统,经仿真,并在实验箱上进行功能测试,正确实现了预期功能。仅用一片可编程逻辑器件,即完成需要的控制功能,设计思路清晰,实现过程灵活。     

有限状态机的可靠性设计研究

有限状态机是VLSI数字系统设计中关键的一环,是实现高效率的逻辑控制的一条重要途径,但是不完善的状态机设计可能会严重影响系统的可靠性和稳定性。本文研究了状态机的设计方法和编码方式,其中重点研究了通过深入分析状态机图和系统的控制要求,改进状态机的跳转条件和跳转方向来提高系统的可靠性,软件仿真结果验证了设计的有效性。     

用VHDL实现智能洗衣机控制系统有限状态机的设计

文章通过设计智能洗衣机的控制系统,说明了在ISE开发系统下,利用VHDL设计有限状态机的方法,并实现了ModelSim波形仿真和FPGA试验板硬件电路模拟。     

基于有限状态机的呼叫中心软件设计

稳定、高效、可扩展的控制软件是基于CTI技术构建呼叫中心系统的关键。文章介绍了一种面向应急救援的呼叫中心系统，其核心软件基于有限状态机理论设计而成，具有控制结构清晰、程序代码简洁高效等特点。在简要介绍呼叫中心系统结构的基础上，给出了控制线路状态转换的有限状态机定义，并对呼叫中心服务器软件的组成结构和工作原理、操作站及日志监控站的设计与实现进行了深入的分析和介绍。     

应用有限状态机在数字系统中实现逻辑控制

有限状态机FSM及其设计技术是数字系统设计中的重要组成部分，是实现高效率高可靠性逻辑控制的重要途径。本文介绍了有限状态机的控制原理，并通过设计实例得出结论。     

一种可逆有限状态机的电路设计

不同以往通过重构电路行为实现可逆有限状态机方法,本文提出了一种可逆有限状态机的电路结构.该电路主要包括次态与输出计算电路以及状态预置与采样锁存电路两部分,且提出的可逆有限状态机电路中不存在独立的可逆触发器,但可以实现可逆JK,D,T等触发器功能.同时,文中也提出了基于该可逆有限状态机电路的可逆时序电路综合方法,并用实例进行了验证.相比于基于行为重构的可逆有限状态机的综合方法,本文提出的综合方法可以避免原始状态机的逆状态机的求解和增加额外的信号位,从而使得综合过程变得更加简单.     

一种信息系统生存性的量化分析框架

生存性是信息系统在安全性之上必需考虑的问题,对其量化分析可对系统生存性做出更为准确的评价以改进系统。基于有限状态机描述信息系统,利用系统状态转移图来定义生存性分析过程,而系统状态的层次化结构避免了Markov链模型中的列举系统状态问题。在SNA方法的基础上,提出一种便于计算机实现的生存性量化分析框架：通过系统定义、系统生存性测试和生存性计算,最后给出分析报告。其中基于事件分类分级建立的事件库使得测试方案的生成自动化和客观化,系统的生存性通过层次化的方式从可抵抗性、可识别性和可恢复性3个方面进行了量化计算。     

基于抽象状态机的网格系统设计和分析

基于可执行规范的实现测试同步开发模式可以将错误尽早消灭在各个开发阶段的初期.其理论基础是抽象状态机ASM,实现工具是支持.NET的AsmL.本文首先介绍了基于可执行规范的实现测试同步开发模式、ASM起源和定义,然后采用ASM描述了网格高层次系统语义,并举例说明了采用AsmL生成有限状态机分析模型语义的方法步骤.本文认为基于ASM的网格系统设计和分析值得学术界和工业界的共同关注.     

基于状态机的虚拟仪器自动检测系统设计

文章阐述的自动检测系统是基于状态机开发的虚拟仪器系统,可自动完成待测模块的数据采集、实时显示、数据处理和数据存储的全部过程,为自动测试系统提供了一个很好的平台.该系统的开发原理及思想适用于各类型自动测试系统,并且具有模块化设计、数据采集精度高、人机界面友好、稳定性好等特点.采用IVI技术和信号产生子VI进行仿真,得到了很好的信号检测结果,同时介绍了状态机技术在密码学中的应用.     

利用有限状态机的无线网状网的入侵检测

Wireless Mesh Networks is vulnerable to attacks due to the open medium, dynamically changing network topology, cooperative algorithms, lack of centralized monitoring and management point. The raditional way of protecting networks with firewalls and encryption software is no longer sufficient and effective for those features. In this paper, we propose a distributed intrusion detection approach based on timed automata. A cluster-based detection scheme is presented, where periodically a node is elected as the monitor node for a cluster. These monitor nodes can not only make local intrusion detection decisions, but also cooperatively take part in global intrusion detection. And then we construct the Finite State Machine (FSM) by the way of manually abstracting the correct behaviors of the node according to the routing protocol of Dynamic Source Routing (DSR). The monitor nodes can verify every node's behavior by the Finite State Machine (FSM), and validly detect real-time attacks without signatures of intrusion or trained data. Compared with the architecture where each node is its own IDS agent, our approach is much more efficient while maintaining the same level of effectiveness. Finally, we evaluate the intrusion detection method through simulation experiments.     

可综合的基于Verilog语言的有限状态机的设计

VerilogHDL是一种硬件描述语言，他不仅可以在门级和寄存器传输级描述硬件，也可以在算法级对硬件加以描述，因此将采用VerilogHDL语言描述的设计转变成逻辑门构成的电路绝非简单的处理过程。状态机是数字系统的控制单元，包括时序逻辑和组合逻辑，语言描述较为抽象，如果句柄编写不规范，综合工具就很难把抽象思维变为门级电路。由于VerilogHDL语言本身的特点，许多面向仿真的语句虽然符合语法规则却不能综合，这在设计中必须避免。本文介绍了VerilogHDL语言的综合实质，研究了编写可综合的状态机的方法、步骤以及综合原则，具有一定的参考价值。     

基于FSM的时序电路测试生成探析

针对时序电路的结构特点,以有限状态机的状态转换和一致性测试分析为依据,通过采用转换故障模型来实现时序电路的功能测试生成.发现使用VHDL语言和EDA工具软件能很快实现由时序电路到有限状态机的转换,同时可得到时序电路的稳定状态及其有效可及状态.结果表明此方法可实现转换故障的测试生成,是一种研究时序电路功能测试生成的有效方法.