板级SRAM的内建自测试（BIST）设计

板级SRAM的内建自测试的设计，是为了确保板级SRAM的可靠性。考虑到板级SRAM各种故障模型，选择使用March C-SOF算法，其对呆滞故障、跳变故障、开路故障、地址译码器故障和字节间组合故障有100％的故障覆盖率，优化面向“字节”的March C-SOF算法和扩展延时元素后，算法可对SRAM进行字节内组合故障和数据维持力故障测试。同时在只增加少量成本的情况下，使用FPGA构成存储器的BIST控制器，可以满足SRAM的可测性的要求。     

FCT6芯片的内建自测试方法

ＦＣＴ６芯片是一个集成了Ｉｎｔｅｌ８０３１微处理器及一些外围电路的嵌入式微控制器,它的集成度和复杂度高,又有嵌入式ＲＡＭ部件,而且芯片管脚数相对较少,必须要有一定的可测试性设计来简化测试代码,提高故障覆盖率。简要讨论了ＦＣＴ６芯片的以自测试为核心的可测试性设计框架,着重介绍了内建自测试的设计与实现,即：芯片中控制器ＰＬＡ和内嵌ＲＡＭ结构的内建自测试设计。测试代码开发过程中的仿真结果表明,这些可测试     

系统芯片SOC的BIST测试研究

针对系统芯片SOC测试出现的难题,介绍了几种目前国际上研究较热的内建自测试BIST(Built InSelf Testing)方法,分析了这几种方法的优缺点,并对其作出探讨,最后,展望了系统芯片SOC的BIST发展。     

进位保留阵列乘法器的一种内建自测试

对进位保留阵列乘法器提出了一种内建自测试方案。设计实现了采用累加器生成测试序列和压缩响应,并提出了一种改进的测试向量生成方法。分析与实验结果表明,该方案能实现非冗余固定型故障的完全覆盖。由于乘法器在数据通路中常伴有累加器,该方案通过对已有累加器的复用,作为测试序列生成和响应压缩,减少了硬件占用和系统性能占用,同时具有测试向量少、故障覆盖率高的特点。     

数字IP芯核的多特征比较内建自测试方法

由于不确知那些不属于IP芯核测试集的测试矢量的无故障响应,造成在伪随机测试下测试者无法获取被测IP芯核的无故障特征,上述事实构成了测试数字IP芯核的挑战之一。基于多特征检验原理,研究了适用于数字IP芯核的内建自测试（BIST）实现方法——MSCBIST。分析了多特征比较的故障混叠概率,并给出了其近似值。通过执行芯片上的多特征检查,显著降低了故障的潜隐性。MSCBIST无需存储多个无故障特征,支持并行的测试和特征检查,可以显著减少功能测试中的测试时间和降低故障混叠的概率。MSCBIST既可以用于确定性测试,也可以用于伪随机测试。     

一种新颖的乘法器核内建自测试设计方法

提出一种新颖的乘法器核内建自测试（BIST）方法。结合C可测性与伪随机测试的优点。所设计的测试电路的附加面积比传统的伪随机电路要低56％，该方法采用独特的赋值方法。生成精简的、故障覆盖率高于99％的测试图形，并用开发的软件对测试图形排序和压缩，平均跳变密度和宽度得以大大减少．基于上述研究成果，可容易实现低成本BIST电路，基于Synopsys相关工具软件的模拟和分析结果表明，提出的BIST电路在面积、功耗和速度等方面均优于现有的BIST设计。     

基于忆阻器的SRAM存储单元设计

为了突破冯?诺依曼架构瓶颈,实现存算一体的存储功能,利用D锁存器设计了一种忆阻器存储单元.该忆阻器存储单元由忆阻器基本逻辑与门、或门和MeMOS电路组成.PSpice仿真显示,该忆阻器存储单元不仅可以实现非易失性存储功能,而且具有体积小、功耗低、结构简单等优点,可为实现非易失性存储单元提供良好参考.     

关于CMOS型SRAM存储器延时数据保护电路的设计

针对CMOS型SRAM存储器在掉电时数据易失的问题,设计了一种在高要求应用系统中通过积分延时的掉电数据保护电路.     

一种适用于小尺寸工艺的SRAM单元设计

最近研究表明,静态存储器(SRAM)功耗是整个芯片功耗的重要组成部分,功耗问题在SRAM单元设计中成为一个日益重要的问题。提出了一种新的纳米级的高稳定性和低功耗应用技术,采用该技术的SRAM单元采用分开的读写机制。65nm CMOS工艺的仿真结果表明,此新型的SRAM单元结构在保证正确的读写操作下,在写0操作时功耗比传统的SRAM单元降低22.45%。同时,此新型SRAM在空闲模式下利用漏电流和正反馈存值,极大地提高了SRAM单元的稳定性,改善了纳米尺度下SRAM单元的功耗问题。     

基于BIST的FPGA逻辑单元测试方法

给出了一种基于内建自测(BIST)的测试现场可编程门阵列(FPGA)逻辑单元的方法,讨论了测试的配置结构、故障覆盖率和测试中出现的问题及解决办法．实验表明,该测试方法具有所需测试向量少、故障覆盖率高、简便适用等优点．     

串行SRAM-X24C45芯片在针板自动冲床系统中的应用

介绍串行SRAM—X24C45的工作原理，与AT89C52的硬件连接，以及在针板自动冲床系统中的设计方法．     

时延故障低成本单跳变测试序列生成器

为了避免时延故障测试因额外测试器插入导致过高的硬件成本和性能降低,本文提出了一种内建自测试测试向量生成器设计.该方案通过对累加器结构作低成本的设计改进,并通过一种高效的单跳变序列生成算法设计了时延故障测试序列生成器.该设计改动微乎其微,通过将原有加法单元替换为一种改进的加法单元,对加法器原有关键通路无任何额外的时延影响.该累加器可执行通常的累加运算,在测试时又可担当测试器.与以往的方法相比,具有两个显著优点:低的硬件成本及低的时间开销.由于累加器在VLSI电路中普遍存在,本文的复用设计节省硬件成本,可有效用于强健时延故障的测试序列生成.     

数据采集系统中用SRAM模拟双口RAM

介绍了一种在５１ 单片机采集系统中,使用普通ＳＲＡＭ,采用时分复用模似双口ＲＡＭ 的方法。使用这种方法,既可以避免使用昂贵的双口ＲＡＭ,又可减少印刷板面积,实践证明,这种方法是稳定可靠的。     

一种超深亚微米SRAM存储单元的设计方法

首先分析了静态随机存储器（SRAM）6T存储单元结构的基本工作原理,为缩短仿真时间,构建了一种简化的SRAM电路,并通过仿真证实了此简化电路具有正确的读、写功能.鉴于本文仿真在TSMC180nm工艺下进行,且结合存储单元的W/L比例限制,最终选取了一组可行的晶体管尺寸.本文仿真均通过Hspice电路仿真软件进行仿真、验证.     

采用双口SRAM的PC微机多功能接口电路

介绍了一种用双口ＳＲＡＭ构成的ＰＣ微机多功能接口电路的硬件设计、应用及特点。该电路可实现ＰＣ机与ＰＣ机或者ＰＣ机与单片机之间的高速数据通信；作为单片机的ＲＯＭ仿真开发机；由用户开发各种ＰＣ机ＲＯＭ仿真软件等多种功能，有较强的实用性。     

印制板测试码生成

根据我国自行研制的程控交换机 DS-2000印制板的特点,从工程实用的角度出发,提出了一个面向通路的测试码自动生成算法.该算法已用于实际印制板测试系统中.