基于位并行DA结构的高速FIR滤波器

针对目前利用FPGA实现基于分布式算法(DA)FIR滤波器的不足,以及为了实现高速FIR滤波器,提出了一种位并行分布式算法结构的解决方案。采用位并行分布式算法和流水线式并行加法器树,在Xilinx Virtex5系列FPGA上实现了高速FIR滤波器。该滤波器工程经ISE 12.3综合、布局布线后,利用Modelsim SE 6.5和Matlab联合仿真。仿真结果表明,该设计可以提高滤波器处理速度,32阶的滤波器最高时钟频率可达到399.624 MHz。对滤波器进行进一步优化,节约了硬件资源占用。     

优化FIR数字滤波器的FPGA实现

基于提高速度和减少面积的理念,对传统的FIR数字滤波器进行改良。考虑到FPGA的实现特点,研究并设计了采用Radix2的Booth算法乘法器以及结合了CSA加法器和树型结构的快速加法器,并成功应用于FIR数字滤波器的设计中。滤波器的系数由Matlab设计产生。仿真和综合结果表明,Booth算法乘法器和CSA算法加法器树,在满足FIR数字滤波器的性能要求的同时,在电路实现面积上、尤其是速度上有明显的优化;并且当数据量越多时,优化也越明显。     

基于高速流水线乘加器的FIR滤波器设计

本文介绍了一种有限冲击响应(FIR)滤波器的设计,其核心部分采用12×12位流水线乘加单元(MAC)实现。乘加结构中采用非重叠多位编码产生部分积,结合进位保留加法(CSA)阵列,通过超前进位加法器(CLA)累加产生最终结果。采用VHDL对FIR滤波器进行了描述,并在FPGA中进行了综合验证。     

基于FPGA的高速高阶FIR数字滤波器的设计

在数字滤波器设计与应用当中,相比于以牺牲线性相位频率特性为代价的无限冲击响应(IIR)数字滤波器,有限冲击响应(FIR)数字滤波器不仅保证了精确严格的线性相位特性,并且结构简单稳定。但在实现相同的设计指标时,有限冲击响应需要更高的阶数,为满足高速高阶数字滤波器设计,文章提出一种改进的分布式算法。该算法利用主流现场可编程逻辑门阵列(FPGA)芯片的多相分解结构和流水线技术,采用多路复用加法器对数据进行预相加,减少传统分布式结构的查找表规模。利用Matalb仿真设计,Quartus II编译测试,并下载到现场可编程门阵列(FPGA)中进行运行分析,结果显示文章的方法有效地减少了滤波器对硬件资源的消耗,能够较好地实现高阶的FIR滤波器。     

基于FPGA的快速加法器的设计与实现

加法器是算术运算的基本单元，可以有多种实现结构，采用不同的结构实现其耗用的资源和运算的速度也各不相同。本文研究了基于FPGA的常用加法器的结构及其设计方法，对各自性能加以分析比较，在此基础上采用流水线结构设计了一个8位的加法器。并在Xilinx公司的ISE5．2i软件环境下，采用VHDL和Verilog HDL硬件描述语言进行了设计实现并使用Modelsim进行仿真验证，在此基础上对其性能进行了比较分析。实验结果表明流水线加法器的速度高于其他结构实现的加法器。     

高采样率FIR数字滤波器的设计与实现

介绍了在数字算法设计和实现中基于FPGA四输入查找表结构的FIR滤波器流水线设计技术,和结合先进的EDA软件进行高效设计的方法与途径,给出了设计的仿真结果。该设计能满足高采样率的要求,设计效率高,对FPGA硬件资源的利用高效合理,且文中提到的基于流水线技术的算法分解方法可推广应用到其它需要高速数字算法实现的领域中,从而充分挖掘和利用FPGA的高速特性。     

基于SD数表示的求和算法

二进制加法器已广泛应用于数字系统，但传统的二进制数表示求和过程中产生的进位限制了运算速度。文中提出了一种以2为基数的SD（Singed-Digit)数表示的求和计算方法，并在此基础上应用可编程逻辑器件设计实现了SD加法器，简化了求和运算过程。实验证明，通过这种算法可得到高速加法器，以提高运算速度。     

超前进位加法器的优化设计

在对超前加法器逻辑算法分析的基础上,介绍了一种优化设计方法。宽位加法器采用多层CLA（ Carry Look-ahead Adder）块技术,按四位为一组进行组间超前进位,减小硬件延时,达到并行、高速的目的。并在晶体管级重点对全加器进行优化设计,从而降低整个电路的延时、面积和功耗。仿真结果表明,在SMIC65 nm工艺下,设计出的16位超前进位加法器,其延时,面积,功耗相比传统结构都有了明显的改善,达到了优化的效果。     

可变带宽FIR低通滤波器设计和RAG算法系数综合

提出使用简化加法器图算法综合可变带宽FIR数字滤波器。首先使用谱参数的方法建立可变带宽、线性相位的FIR低通数字滤波器的系统函数,通过使用加权最小均方的方法,得到了滤波器系数的最优表达式。然后基于可变滤波器结构为定系数FIR子滤波器线性组合的特点,提出使用筒化加法器图算法综合其硬件结构。该算法生成一种能最大程度地利用系数之间共享特性的加法器流图,使用较少的加法器个数和加法次数实现系数相乘。最后设计实例证明了可变带宽的有效性和该算法的高效性。     

一种43位浮点乘法器的设计

设计了一个应用于FFT(快速傅里叶变换)系统的43位浮点乘法器.该乘法器采用一种先进的MBA(modified Booth algorithm)编码与部分积产生技术以及一种优良的折中压缩结构,使用了平方根进位选择加法器,同时,还运用了一种方法使得最终求和、舍入和规格化同时完成,提高了运算速度.采用四级流水线,使用FPGA进行验证,采用0.18μm标准单元库综合实现,系统时钟频率可达184.4MHz.