三值闩锁和锁存器的结构研究

本文从存贮功能的数学表述出发,分别就模代数和格代数等两种情况系统地研究了三值闩锁的各种结构。此外,根据对闩锁输入待存贮信号的能力要求,本文归纳了用与门,或门和二选一数据选择器中断反馈环路的设计技术,并在此基础上设计了三值锁存器。     

新型CMOS JK触发器

该文以双反相器闩锁电路为基本存贮单元,采用开关级设计方法设计出一种新型的CMOS JK触发器。与传统设计相比,新设计具有较简单的结构、较少的元件以及较快的工作速度。     

CMOS IC抗闩锁能力的提高及闩锁能力的恒定

本文提出CMOS IC闩锁模式,较为详细地讨论了出现闩锁现象的整个过程,并以此提出改进方法以及如何恒定CMOS IC的抗闩锁能力,其结论为:注入电流在30～50mA以上时,CMOS电路一般不会出现闩锁现象.     

基于多级电源系统中闩锁的研究

对在多级电源系统可靠性设计中遇到的几个关于闩锁的问题进行了研究,针对闩锁产生的原因进行分析,并提出解决方法。     

新型低噪声电流型CMOS边沿触发器设计

提出以电流信号表示逻辑值的新型低噪声触发器设计,用于高性能混合集成电路的设计中以减少存贮单元开关噪声对模拟电路性能的影响。所提出的设计包括主从型边沿触发器和单闩锁单边沿触发器。单个锁存器的电流型边沿触发器设计是通过在有效时钟沿后产生的窄脉冲使锁存器瞬时导通完成一次取样求值。与主从型触发器相比,单闩锁结构的触发器具有结构简单、直流功耗低的特点。采用0.25μm CM O S工艺参数的HSP ICE模拟结果表明,所提出的电流型触发器工作时,在电源端产生的电流波动远远小于传统的CM O S电路。     

硬件

0021065一种基于闩锁结构的高速电压比较器[刊]/王萍//电子学报.—2000,28(6).—89～92(K)文章结合高速 A/D 转换器的研究设计了一种新型高速、高精度集成闩锁比较器,针对提高集成闩锁型电压比较器的性能,讨论了比较器失效、速度.功耗优化、时钟反馈噪声等设计问题。该比较器有较高的输入电阻,对高频时钟的反馈噪声有较好的抑制性能,采用“电容中和技术”补偿预放大级带宽后更加适用于高速应用的需要。文中给出了详细的性能分析以及采用PSPICE 仿真的模拟结果。参6     

CMOS工艺中抗闩锁技术的研究

伴随着CMOS工艺技术的发展,CMOS电路已经成为VLSI制造中的主流,而CMOS器件特征尺寸的快速缩小和CMOS电路的广泛应用,使得CMOS电路中的latch-up效应引起的可靠性问题也越来越受到大家的重视。阐述了CMOS工艺中闩锁的概念、原理及其给电路的可靠性带来的严重后果,深入分析了产生闩锁效应的条件、触发方式,并针对所分析的闩锁原因从版图设计、工艺改良、电路应用三个方面提出了一些防闩锁的优化措施,以满足和提高CMOS电路的可靠性要求。     

IGBT闩锁现象的解析模拟

本文从ＩＧＢＴ发生闩锁的机理出发，推导出ＩＧＢＴ结构中两个寄生双极晶体管的共基极电流放大系数 及ＮＰＮ管基区横向电阻随电流密度变化的解析模型，并据此对条形和矩形元胞结构的ＩＧＢＴ器件编制了闩锁电流分析计算程序，取得了与国外报道相一致的结果。     

CMOS电路中抗Latch-up的保护环结构研究

闩锁是CMOS集成电路中的一种寄生效应,这种PNPN结构一旦被触发,从电源到地会产生大电流,导致整个芯片的失效。针对芯片在实际测试中发现的闩锁问题,介绍了闩锁的测试方法,并且利用软件Tsuprem4和Medici模拟整个失效过程,在对2类保护环(多子环/少子环)作用的分析,以及各种保护结构的模拟基础之上,通过对比触发电压和电流,得到一种最优的抗Latch up版图设计方法,通过进一步的流片、测试,解决了芯片中的闩锁失效问题,验证了这种结构的有效性。     

CMOS闩锁效应模型分析及计算机模拟

本文采用较全面的包括四个寄生双极晶体管和MOS管的闩锁模型,详细分析了瞬态辐照下CMOS反相器的闩锁效应。通过模型分析探讨,得出了电路发生闩锁的内在条件,并和惯用的简化模型发生闩锁的内在条件进行了对比讨论。利用LSTRAC-2电路分析程序对本模型和惯用简化模型进行了模拟,就模拟结果和理论分析结果进行了分析比较。     

深槽对0.35 μm CMOS管抗闩锁性能的影响研究

相比于P+衬底CMOS工艺,P-衬底0.35 μm BiCMOS工艺中CMOS管的抗闩锁性能更差。为了提高CMOS管的抗闩锁性能,利用光触发方式,基于Medici器件,仿真研究了BiCMOS工艺中深槽对CMOS管闩锁性能的影响。结果表明,深槽可以提高CMOS管的抗闩锁性能。在光触发脉冲宽度为50 ns,深槽深度为3、5、7 μm时,深槽BiCMOS工艺中CMOS管的闩锁触发电流分别是无深槽BiCMOS工艺中CMOS管的3.13,6.88,11.12倍。     

CMOSIC抗闩锁、抗静电的测试及防护措施的研究

通过对三种ＣＭＯＳＣ４０６９ 电路抗闩锁灵敏度、抗静电敏感度测试的研究和比较，提出高可靠性电路的质量评估。除对器件功能参数（直交流参数） 高低温参数测试外， 还必须对抗闩锁、抗静电敏感度进行测量和评估， 可真实反映器件的可靠性。避免ＣＭＯＳ器件在包装、运输和使用中带来隐患， 提出静电防护措施     

应用虚拟仪器(VI)技术开发集成电电路闩锁测试系统

闩锁(latch-up)效应严重影响了CMOS集成电路的可靠性,如何对其进行快速有效地测试是很有必要的,本文主要介绍了代表了当今世界测试仪器技术发展方向的虚拟仪器技术(VI)及其在开发集成电路闩锁测试系统过程中的应用.     

一种用于片上静电防护的新型闩锁免疫可控硅

可控硅(SCR)被广泛应用于片上静电放电(ESD)防护。由于SCR的低维持电压特性,闩锁问题一直是其应用于高压工艺ESD防护的主要问题。改进设计了一种新型SCR器件,即MOS High-holding Voltage SCR (MHVSCR)。通过对SCR寄生三极管正反馈进行抑制,并提高维持电压,实现了闩锁免疫。详细分析了MHVSCR提高SCR维持电压的可行性、工作原理以及实现步骤。基于Sentaurus TCAD的仿真结果表明:设计的器件将传统器件的SCR维持电压从2.8 V提高至15.88 V,有效实现了SCR在12 V工艺下的闩锁免疫能力。     

一种新的ASM设计法

本文提出了用纯二值结构的三值触发器作为基本存贮单元的ASM one-zero-hot设计法。     

低功耗三值双边沿触发器设计

提出了几种分别采用两个锁存器和单个锁存器的三值双边沿触发器设计方案，这些方案包括动态、半静态和静态结构。双锁存器三值双边沿触发器是通过将两个透明的三值闩锁并列构成的。单个锁存器的三值双边沿触发器设计是通过时钟信号的上升沿及下降沿后分别产生的窄脉冲使锁存器瞬时导通完成取样求值。三值双边沿触发器具有对时钟信号的两个跳变均敏感的特点，因此可以抑制时钟信号的冗余跳变。较之三值单边沿触发器，在保持相同数据吞吐量的条件下，采用三值双边沿触发器可使时钟信号的频率减半，从而降低系统功耗。最后给出了采用0．25μm CMOS工艺参数的HSPICE模拟结果及其功耗比较。     

基于MEDICI的CMOS反相器SEL特性分析

文章利用计算机模拟的方法分析了不同衬底CMOS反相器的单粒子闩锁（SEL）特性,分别对不同衬底CMOS反相器在电极分布和输出不同的情况下进行了研究,首先在不同电极分布时．通过电闩锁对器件进行模拟．得出不同电极分布时器件的维持电压,然后进行SEL模拟．根据模拟结果,我们发现在维持电压最小的电极分布情况下,粒子入射到阱-衬底结时,输出低电平时,器件产生闩锁后N衬底器件比P衬底器件闩锁电流大．输出高电平时．器件产生闩锁后P村底器件比N衬底器件的闩锁电流大。通过对不同衬底器件SEL阈值的测试,我们得到N村底器件比P衬底器件对SEL敏感．器件输出高电平时比输出低电平对SEL略敏感。     

CMOS ESD保护电路的双向闩锁失效

现已发现两条输入保护电路之间出现新的闩锁失效模式。这种双向闩锁不同于传统闩锁模式,它可在辐射或电脉冲瞬变期间、在电源插销与地线插销之间产生低电阻。在双向闩锁情况下,如果电源经受峰值电压,两个输入锁之间就会形成两条低电阻通路,还会出现接通状态。在CMOS VLSI电路中,两端交流开关闩锁通路并不总是存在于每条输入保护电路中,它只有在p和n沟道MOS FET构成栅控二极管的输入ESD保护电路中才会出现。在这种电路结构中,这两个输入插销之间有一个典型双向p—n—p—n二极管。它具有对称正反方向SCR特性。在温湿偏压试验(THB)期间,通常在两条输入保护电路之间观测到突发性电过应力(EOS)失效。这种失效与正常THB加速应力的失效机理无关,但它类似于两个输入ESD保护插销之间的SCR闩锁烧毁。这个二端交流开关闩锁结构能产生导致器件失效的局部SCR闩锁。这种双向闩锁可用光电发射显微镜在输入保护栅控二极管上定位。     

一种非对称双向可控硅静电防护器件的设计

非对称双向可控硅(ADDSCR)是在考虑了保护环结构之后,为使I-V特性曲线对称而设计的非对称结构,但是其维持电压较低,容易闩锁.为了提高传统ADDSCR的维持电压,基于0.18μm BCD工艺,设计维持电压高的HHVADDSCR.经TCAD仿真,证明HHVADDSCR具有高维持电压,避免了闩锁,且器件适用于传输电平在...     

一种数模转换器的动态闩锁试验方法

CMOS器件结构会引起闩锁效应,国内外目前有相关标准来检测集成电路的抗闩锁能力,但大部分集成电路的闩锁试验都是在电路静态工作下进行试验。该论文根据相关试验标准,结合典型集成电路动态工作情况,研究集成电路的动态闩锁能力。