多扫描链测试集的分组标准向量压缩法

针对相容压缩方法对确定位分布不平衡的测试数据集的压缩效果不佳的问题,将测试集按多扫描链结构排列后,根据向量之间相同相容关系的数目将测试集划分为若干组,分别对各组实行相容压缩;再次排列后,用标准向量差分法进行差分,并运用距离标记法对差分向量作第二次压缩.该方法对确定位分布不平衡的测试集有较高的压缩率,且向量差分时所需的循环移位寄存器数目少.     

基于折叠计算的多扫描链BIST方案

为了减少测试数据的存储需求并降低测试应用时间,提出一种以折叠计算为理论的多扫描链BIST方案.首先利用输入精简技术在水平方向上压缩测试集,确定相容扫描链,在测试过程中对相容扫描链中的数据进行广播;然后利用折叠计算理论对测试集进行垂直方向上的压缩,使得同一折叠种子生成的相邻测试向量仅有1位不同,且在测试过程中测试向量并行移人多扫描链,在ISCAS标准电路上的实验结果表明,该方案的平均测试数据压缩率为95.07％,平均测试应用时间为之前方案的13.35％.     

一种基于扫描链阻塞技术的低费用测试方法

为进一步降低测试功耗及测试应用时间,提出一种基于扫描链阻塞技术且针对非相容测试向量的压缩方法.该方法考虑前后2个测试向量之间不相容的扫描子链,后一个测试向量可以由扫描输入移入若干位以及前一个测试向量的前若干位组合而成.实验结果表明,该方法能够有效减少测试应用时间,提升效率.     

数据块前向相容标记码的测试数据压缩方法

提出一种类似于字典索引的编码压缩方法,将与参考数据块相容的测试数据块用"1"标记来压缩测试数据,解压体系结构只需要一个有限状态机和一个与数据块等长的循环扫描移位寄存器.与在Golomb码和FDR码中所需要的与测试向量等长的循环扫描移位寄存器相比,该方法的硬件开销较小.实验结果表明,该方法可以有效地压缩测试数据,且效果优于Golomb码和FDR码.     

一种多扫描链混合测试数据压缩方法

针对集成电路测试数据量大、测试应用时间长和测试结构复杂等问题,提出一种多扫描链的混合测试数据压缩方法。对于含无关位较多的测试向量,使用伪随机向量产生器生成。对于含无关位较少的向量,则直接使用自动测试设备存储。将该方法与另一种基于扫描阻塞的测试方法进行比较,理论分析和实验结果表明,该方法对数据的压缩效果优于单纯用伪随机方式的扫描阻塞测试方法。     

基于响应分块相容的测试数据编码压缩方案

提出一种测试数据压缩方案,利用测试向量与扫描链中响应数据的分块相容来增加被编码测试向量中的无关位,降低了线性反馈移位寄存器（LFSR）编码种子的度数,且不必增加额外的测试向量,最终达到压缩测试数据的目的．该方案的硬件解压结构仅需一个LFSR和简单的控制电路．实验结果表明,与其他压缩方法,如基于部分向量切分的LFSR重新播种方法、混合码方案和FDR码方案等相比,该方案在压缩效率和硬件开销上都有明显优势．     

基于组合解压缩电路的多扫描链测试方法

提出一种采用组合电路实现解压缩电路的压缩方法,只需少量的输入管脚,可以驱动大量的内部扫描链·该方法利用确定性测试向量中存在的大量的不确定位(X位),采用对测试向量进行切片划分和兼容赋值的思想,通过分析扫描切片之间的兼容关系来寻找所需的外部扫描输入管脚的最小个数·实验结果表明,它能有效地降低测试数据量·此外,通过应用所提出的解压缩电路,扫描链的条数不再受到自动测试仪的限制,因此能充分发挥多扫描链设计降低测试应用时间的优点·     

基于三态信号的测试数据相容压缩方法

针对超大规模集成电路（VLSL）的发展过程中测试数据量增加的问题，提出了一种基于三态信号的测试数据压缩方法。首先，对测试集进行优化预处理操作，即对测试集进行部分输入精简和测试向量重排序操作，在提高测试集中无关位X的比例的同时，使各测试向量之间的相容性提高；随后，对预处理后的测试集进行三态信号编码压缩，即利用三态信号的特性将测试集划分为多个扫描切片，并对扫描切片进行相容编码压缩，考虑多种相容规则使得测试集的压缩率得到提高。实验结果表明，与同类压缩方法相比，所提的方法取得了较高的压缩率，平均测试压缩率达到76.17%，同时测试功耗和面积开销也没有明显增加。     

SoC测试中低成本、低功耗的芯核包装方法

提出一种SoC测试中新颖的并行芯核包装方法（parallel core wrapper design,pCWD）,该包装方法利用扫描切片重叠这一特点,通过缩短包装扫描链长度来减少测试功耗和测试时间．为了进一步减少测试时间,还提出了一种测试向量扫描切片划分和赋值算法．实验结果表明,针对ITC2002基准SoC集中d695芯片,应用并行包装方法和测试向量切片划分及赋值算法,能够减少50％的测试时间及95％的测试功耗．     

动态更新参考切片的IP核测试数据压缩方法

为减少测试数据存储容量,提出一种动态更新参考切片的IP核测试数据压缩方法.使用3个扫描切片作为参考切片,若扫描切片与参考切片相容时,仅需2位或4位就可编码这个扫描切片,否则这个扫描切片将替换一个参考切片;当扫描切片与多个参考切片相容时,提出了有选择的相容合并策略,以进一步提高压缩率.实验结果表明,与同类方法相比,文中方法具有更高的测试压缩率.     

基于部分向量复用和变游程编码的二级SoC测试压缩

提出了一种适用于基于核的SoC测试数据压缩的新方法,先将不同待测核对应的测试集中的测试向量部分重叠起来,形成一个重叠向量,对这个重叠向量进行变游程编码,以进一步压缩测试向量。由于测试应用时间与重叠向量的长度成正比,而重叠向量的长度要远小于原始测试向量的长度总和,从而减少了测试时间。变游程编码最大化了压缩效率。实验结果表明,本方法在减少测试应用时间,提高数据压缩率方面的优势是显著的。     

Fast and energy-frugal deterministic test through efficient compression and compaction techniques

Conversion of the flip-flops of the circuit into scan cells helps ease the test challenge; yet test application time is increased as serial shift operations are employed. Furthermore, the transitions that occur in the scan chains during these shifts reflect into significant levels of circuit switching unnecessarily, increasing the power dissipated. Judicious encoding of the correlation among the test vectors and construction of a test vector through predecessor updates helps reduce not only test application time but also scan chain transitions as well. Such an encoding scheme, which additionally reduces test data volume, can be further enhanced through appropriately ordering and padding of the test cubes given. The experimental results confirm the significant reductions in test application time, test data volume and test power achieved by the proposed compression methodology.     

针对扫描阻塞结构的测试数据压缩方案*

分析了集成电路测试面临的测试数据量大、测试应用时间长等问题,对常用的测试压缩方法进行了介绍,并在扫描阻塞测试结构基础上,提出了对数据进行部分编码压缩的方案。在附加硬件开销很小的情况下,进一步压缩了测试数据。理论分析和实验结果都表明了本压缩方案的可行性和有效性。     

一种多核共享测试数据的BIST方案

文中提出了一种新颍的SOC芯片BIST方案。该方案是利用相容技术和折叠技术,将SOC芯片中多个芯核的测试数据整体优化压缩和生成,并且能够实现多个芯核的并行测试,具有很高的压缩率,平均压缩率在94%以上;且结构简单、解压方便、硬件开销低,实验证明是一种非常好的SOC芯片的BIST方案。     

一种交替游程编码的SOC测试数据压缩方法

以减少系统芯片SOC测试时间和测试数据量为目标,引入量子进化算法完成层次型SOC在功耗约束条件下的建模和算法设计并得到相应的测试集,通过共享广播技术整合多个芯核的测试集,采用交替游程编码的方法压缩测试集,该方法同时考虑测试数据中的“0”和“1”游程,可以大大减少长度较短的游程数量,针对国际标准片上系统芯片验证表明,与其他算法相比,量子进化算法有效满足了功耗要求同时获得了较短的测试时间,与其他压缩编码方法相比,提出的方法获得了更有效的压缩效果。     

Matrix-based software test data decompression for systems-on-a-chip

This paper describes a new compression/decompression methodology for using an embedded processor to test the other components of a system-on-a-chip (SoC). The deterministic test vectors for each core are compressed using matrix-based operations that significantly reduce the amount of test data that needs to be stored on the tester. The compressed data is transferred from the tester to the processor's on-chip memory. The processor executes a program which decompresses the data and applies it to the scan chains of each core-under-test. The matrix-based operations that are used to decompress the test vectors can be performed very efficiently by the embedded processor thereby allowing the decompression program to be very fast and provide high throughput of the test data to minimize test time. Experimental results demonstrate that the proposed approach provides greater compression than previous methods.     

基于双核扫描链平衡的SoC测试调度

由于芯核的测试时问与芯核内最长扫描链的长度成正比,通过将ScC中的芯核进行成对匹配,使双芯核内最长的扫描链比两个单芯核内最长的扫描链短,从而缩短测试时间．利用粒子群优化算法和分合策略,高效地匹配芯核、设置芯核的测试顺序并分配测试总线,以获得优化的测试计划．在ITC’02基准SoC集上的实验结果表明,相对于其他基于单核扫描链平衡的测试调度技术而言,文中的测试调度技术能获得具有最短测试时间的测试计划．