多时钟域ASIC的可测性设计

大量的ASIC设计中都引入了多个时钟，而且时钟数量还呈不断上的趋势。扫描设计与ATPG相结合的DFT策略是目前最广泛使用的结构化测试方法。该方法的基础是待测电路的同步行为，这恰恰是多时钟系统的DFT中诸多难题的根源。本文讨论了多时钟设计中常见的DFT与ATPG问题，并给出了推荐解决方案。     

BiCMOS电路可测性设计探讨

本文提出了ＢｉＣＭＯＳ电路的实用可测性设计方案，该方法与传统方法相比，可测性高，硬件花费小，仅需额外添加一个ＭＯＳ管和两个控制端，就可有效地用单个测试码测出ＢｉＣＭＯＳ电路的开路故障和短路故障，减少了测试生成时间，可广泛应用于集成电路设计中。     

ASIC可测试性设计技术

可测性设计技术对于提高军用ＡＳＩＣ的可靠性具有十分重要的意义。结合可测性设计技术的发展,详细介绍了设计高可靠军用ＡＳＩＣ时常用的ＡｄＨｏｃ和结构化设计两种可测性技术的各种方法,优缺点及使用范围。其中,着重论述了扫描技术和内建自测试技术。     

扫描单元及其在ASIC可测性设计中的应用

本文首先论述ＡＳＩＣ可测性的必要性，然后介绍了几种常见的扫描单元，最后给出了多种选择触发器方法、时钟扫描方法、电平敏感扫描方法等几种内部扫描方法。     

一个集成电路可测性设计辅助软件——ASIC2000TA

随着集成电路工艺复杂性和规模复杂的提高,芯片测试变得越来越困难,而可测性设计可以用来简化测试,降低测试成本,但是可测性设计将加大设计的难度,必须通过可测性设计自动化来降低其难度,我们在九五国家攻关计划的支持下完成了一个集成电路的可测性设计的辅助软件－AISC2000TA,通过大量的实例分析证明该软件具有一定的实用性。     

可测性设计技术的进展

叙述了可测性设计技术的发展及已取得的可行的可测性设计方法，并指出了今后的研究方向。     

部分扫描法可测性设计

对部分扫描法可测性设计进行了系统的分析，介绍了部分扫描法的最新进展，讨论了目前部分扫描法在集成电路设计中应用存在的问题，在此基础上提出了优化部分扫描可测性设计的方法。     

一种考虑可测性的算子调度算法

高层次综合已成为当前设计流程中的一个的热点,而算子调度是高层次综合中的一个关键步骤。文章基于传统的力量引导调度算法,通过在每次调度决策时引入可测性考虑,使最终设计的可测性得到提高。另外还建立了一个新的算子分布概率模型,可以有效地处理多周期算子的调度。对几个基本测试电路的实验表明了此算法的有效性。     

ASIC设计方兴未艾

<正> 现代电子产品的两个显著的时代特征是一“软”一“硬”。“软”指的是基于计算机CPU的软件编程技术,“硬”指的就是ASIC。ASIC是专用集成电路英文名称的缩写。 十年前,电子产品设计的基本思路是先选用通用的标准集成电路型号芯片(例如数字通用芯片74系列等等。这些芯片基本上都是小规模集成和中规模集成电路),再由这些芯片和其它元件构成更大的电路和电子系统。现在集成电路的制造工艺发生了巨大的变化,集成数以亿计的晶体管、几万门、几十万门电路的芯片已较为普遍。目前,这些芯片仍被笼统地称之为VLSI(超大规模集成电路)。VLSI通用芯片的发展并不     

采用分布式算法的高速FIR滤波器ASIC设计

对DA算法的FIR滤波器和传统乘加结构FIR滤波器的性能进行了比较,介绍了改进DA算法的原理;对分别采用FPGA和芯片实现的DA算法高速FIR滤波器的性能指标进行了比较;介绍了ASIC芯片设计时存储器的可测性设计方法,以及存储器对布局布线策略的影响。最后,给出了版图形式的设计结果及电路验证信号波形。     

亚微米ASIC正向设计中的时钟考虑

介绍了亚微米 ASIC正向设计中时钟网络的建立原则 ,对于时钟网络在版图中的实现作了特殊考虑 ,给出了这些设计方法应用在几块实际 ASIC中的效果。     

扫描法可测性设计中扫描触发器的最优实现

提出了扫描法可测性设计中扫描触发器的最优实现方法，采用该方法每个触发器仅需增加２个ＭＯＳ管即可构成扫描触发器，比用传统方法减少１２个ＭＯＳ管，而增加的额外管脚数与传统方法一样。这样，即使采用全扫描设计，也仅需较小的芯片面积。     

数字IC可测性设计和自动测试生成技术

描述了一种自动局部扫描可测性设计方法，该方法在电路内部提供附加逻辑，把时序元件串成一条扫描通路，辅以适当的控制信号，使时序元件和组合元件分离开，从而达到可测试的目的，介绍了一种改进的ＰＯＤＥＭ测试生成算法和一种基于模拟的测试生成方法，该方法能较好处理时序电路的测试生成问题。     

实用BiCMOS电路可测性设计

本文提出了ＢｉＣＭＯＳ电路的实用可测性设计方案，该方案与传统方法相比，可测性高，硬件花费小，仅需额外添加两个ＭＯＳ管和控制端，就可有效地用单个测试码测出ＢｉＣＭＯＳ电路的开路故障和短路故障，减少了测试生成时间，可广泛应用于集成电路设计中。     

高速串行数据接收器IC的可测性设计

集成电路芯片的测试已经成为现代集成电路设计的关键,本方案针对高速串行数据接收器专用集成电路的测试难点,提出了可行的测试电路,通过添加测试引脚、设计专用测试模式以及采用内建自测试等方法有效的解决了该芯片电路的功能测试和电气性能测试。     

SOC的可测性设计

SOC(片上系统 )由于设计周期短、可重用性好、可靠性高等优点而被广泛应用。对于DFT(可测性设计 ) ,SOC的规模及复杂性带来了诸多挑战 ,如多时钟域问题、嵌入式模块的不同测试方法、引脚的有限性等等。文中将就这些问题结合实例讨论一种可配置的系统 DFT方法     

部分扫描法可测性设计

本文对部分扫描法可测性设计进行了系统的分析,介绍了部分扫描法的最新进展,讨论了目前部分扫描法在集成电路设计应用中存在的问题,在此基础上提出了优化部分扫描可测性设计的方法。