一种中速高精度模拟电压比较器的设计

设计一种中速高精度模拟电压比较器,该比较器采用3级前置放大器加锁存器和数字触发电路的多级结构,应用失调校准技术消除失调,应用共源共栅结构抑制回程噪声干扰;应用数字触发电路获得高性能数字输出信号,设计采用0．35μm5VCMOS工艺实现一个输入电压2．5V、速度1MS／s、精度12位的逐次逼近型MD转换器。Hspice仿真结果表明：在5V供电电压下,速度可达20MHz,准确比较0．2mV电压,有效校准20mV输入失调,功耗约1mW。     

一种中速高精度模拟电压比较器的设计

设计一种中速高精度模拟电压比较器,该比较器采用3级前置放大器加锁存器和数字触发电路的多级结构,应用失调校准技术消除失调,应用共源共栅结构抑制回程噪声干扰;应用数字触发电路获得高性能数字输出信号,设计采用0.35μm 5 V CMOS工艺实现一个输入电压2.5 V、速度1 MS/s、精度12位的逐次逼近型A/D转换器.Hspice仿真结果表明:在5 V供电电压下,速度可达20 MHz,准确比较0.2 mV电压,有效校准20 mV输入失调,功耗约1 mW.     

一种低失调CMOS比较器设计

本文在研究各种比较器失调消除技术基础上,提出了一种用于ADC电路的高速高精度比较器失调消除技术.该比较器由主动复位和共模箝位的预放大器和输出锁存器构成,通过负反馈自适应调整比较器输入失调电压,降低了开关电容沟道电荷注入和时钟馈通对比较器精度的影响.仿真结果表明,在Chartered 0.35μm COMS工艺下,电源电压3.3V,调整后的比较器失调误差为34μV,比较速率100MHz.     

一种新型高速电流比较器的研究与设计

针对传统电流比较器速度慢、精度低等问题,提出了一种新型CMOS电流比较器电路。采用CMOS工艺HSPICE模型参数,对该电流比较器的性能进行了仿真,结果表明当电源电压为3．3V,输入方波电流幅度为0．3μA时,电流比较器的延时为5．2ns,而其最小分辨率达0．1nA。该比较器结构简单、速度快、精度高,适合应用于高速高精度电流型集成电路。     

一种高速高精度CMOS电流比较器

针对传统电流比较器速度慢,精度低等问题,提出了一种新型CMOS电流比较器电路。我们采用CMOS工艺HSPICE模型参数对该电流比较器的性能进行了仿真,结果表明当电源电压为3V,输入方波电流幅度为0．3uA时,电流比较器的延时为5．2ns,而其最小分辨率仅约为0．8nA。该比较器结构简单,速度快,精度高,适合应用于高速高精度电流型集成电路中。     

一种0.2-mV 20-MHz 600-μW比较器

提出了一种低功耗中速高精度比较器。比较器采用3级前置放大器加锁存器的多级结构,应用失调校准技术,用于一个电压2.5 V、速度1 MS/s、精度12位的逐次逼近型A/D转换器。该比较器采用UMC 0.18μm混合模式3.3 V CMOS工艺设计制造。仿真结果表明,在2.5 V电压下,速度可以达到20 MHz,准确比较0.2 mV电压,并能有效校准20 mV输入失调,功耗仅为600μW,版图面积为620μm×190μm。     

一种用于新型非制冷IRFPA读出电路的带隙基准源

设计了一种用于新型非制冷IRFPA读出电路的高精度、无电阻带隙基准低电压源电路.该电路通过Buck's电压转移单元代替电阻,并且采用正比与Ta的电流对VBE进行高阶补偿.在0.5μmCMOS工艺条件下,采用spectre进行模拟验证.模拟仿真结果表明:该电路结构具有较高的电源抑制比和低的温度系数:在电源电压从2.8 V变化到4.2 V时,输出电压波动小于3 mV;在0～75℃温度变化范围内,输出电压的最大变化范围为±0.75mV.     

一种新型输入失调消除高速比较器

介绍了一种新型的高速BiCMOS比较锁存器，提出了一种先进的输入失调消除方法，完全实现了输入失调消除。对该比较器的电路结构、增益、带宽、输入失调消除原理和锁存时间常数进行了分析，并利用0．35μm BiCMOS工艺提供的器件模型进行了仿真。在500MHz时钟频率下，比较器精度达到了100μV；电源电压3．3V时，电流仅为0．3mA。该比较器已成功用于一种250 MSPS 8位A／D转换器中，得到了比较满意的效果；该器件还可用于12位以下的A／D转换器电路。     

低功耗高精度的电压比较器设计

设计了一款用于实现10位精度逐次逼近型模数转换器(SAR ADC)的电压比较器,该比较器采用高速高精度比较器结构并进行了优化,在高速度、低功耗锁存器的基础上加预放大级以提高比较精度,加RS触发器优化处理比较器的输出信号。同时,采用失调校准技术消除失调,预放大级采用共源共栅结构抑制回程噪声,最终获得了高精度和较低的功耗。仿真结果表明:在Chartered 0.35μm 2P4MCMOS工艺下,时钟频率5 MHz,电源电压3.3 V,分辨率达0.1 mV,平均功耗约为0.45 mW,芯片测试结果表明比较器满足了SAR ADC的要求。     

一种带2阶温度补偿的负反馈箝位CMOS基准电压源

根据带隙基准电压源工作原理,设计了一种带2阶温度补偿的负反馈箝位CMOS基准电压源。不同于带放大电路的带隙基准电压源,该基准电压源不会受到失调的影响,采用的负反馈箝位技术使电路输出更稳定。加入了高阶补偿电路,改善了带隙基准电压源的温漂特性。电路输出阻抗的增大有效提高了电源抑制比。基于0.18 μm CMOS 工艺,采用Cadence Spectre软件对该电路进行了仿真,电源电压为2 V,在-40 ℃~110 ℃温度范围内温度系数为4.199 ×10-6/℃,输出基准电压为1.308 V,低频下电源抑制比为78.66 dB,功耗为120 μW,总输出噪声为0.12 mV/Hz。     

A Simple Subthreshold CMOS Voltage Reference Circuit With Channel- Length Modulation Compensation

This brief presents a simple reference circuit with channel-length modulation compensation to generate a reference voltage of 221 mV using subthreshold of MOSFETs at supply voltage of 0.85 V with power consumption of 3.3$mu$W at room temperature using TSMC 0.18-$mu$m technology. The proposed circuit occupied in less than 0.0238 mm$^2$achieves the reference voltage variation of 2 mV/V for supply voltage from 0.9 to 2.5V and about 6 mV of temperature variation in the range from$-hbox20^circ$C to 120$^circ$C. The agreement of simulation and measurement data is demonstrated.     

单片降压型DC-DC转换器的控制电路设计

基于峰值电流检测脉宽调制技术原理,设计了一种新颖的应用于单片降压型DC-DC转换器的控制电路。针对峰值电流采样和PWM比较器电路技术,提出了一种新颖的电路结构。其中,PWM比较器和逻辑及驱动电路由升压电路驱动,节省了一个电平转换电路,降低了电路功耗;PWM比较器直接对功率管和镜像管电流采样,无需使用运算放大器,简化了电路结构。采用华虹宏力BCD350GE工艺进行设计,流片测试表明,电路可实现3V到36 V宽幅输入,500 mA满载输出。在输入24 V电压,输出3.3 V电压时,纹波为2.3 mV。     

一种高电源抑制比曲率补偿带隙基准电压源

在对传统典型CMOS带隙电压基准源电路分析基础上提出了一种高精度、高电源抑制带隙电压基准源。采用二阶曲率补偿技术,电路采用预电压调整电路,为基准电路提供稳定的电源,提高了电源抑制比,在提高精度的同时兼顾了电源抑制比,整个电路采用了CSMC0.5μm标准CMOS工艺实现,采用spectre进行进行仿真,仿真结果显示当温度为-40℃~80℃,输出基准电压变化小于1mV,温度系数为3.29×10-6℃,低频时(1kHz)的电源抑制比达到75dB,基准电路在高于3.3V电源电压下可以稳定工作,具有较好的性能。     

一种低温漂的CMOS带隙基准电压源的研究

为了满足深亚微米级集成电路对低温漂、低功耗电源电压的需求,提出了一种在0.25μm N阱CMOS工艺下,采用一阶温度补偿技术设计的CMOS带隙基准电压源电路。电路核心部分由双极晶体管构成,实现了VBE和VT的线性叠加,获得近似零温度系数的输出电压。T-SPICE软件仿真表明,在3.3 V电源电压下,当温度在-20~70℃之间变化时,该电路输出电压的温度系数为10×10-6/℃,输出电压的标准偏差为1 mV,室温时电路的功耗为5.283 1 mW,属于低温漂、低功耗的基准电压源。     

A 3.3-V/5-V low power TTL-to-CMOS input buffer

A separately self-biased transistor-transistor logic (TTL)-to-CMOS input buffer (SSIB) is proposed. Its logic threshold voltage is kept at 1.4 V when supply voltage is changed from 3.3 V to 5 V, making it suitable for 3.3-V/5-V dual voltage applications. It has low power dissipation, high operating speed, and a logic threshold voltage less sensitive to process and supply voltage variations. The proposed SSIB input buffer was realized in a 0.8-μm single-polysilicon double-metal (SPDM) CMOS technology, The measured logic threshold voltage variations due to process variations are ±24 mV for 5 V supply and ±16 mV for 3.3 V supply, respectively. Its logic threshold voltage variations due to supply voltage variation from 3.3 V to 5 V are within 10 mV. In ring oscillator configuration, the measured delay and power dissipation are 0.45 ns and 0.37 mW for 5-V supply and 0.51 ns and 0.14 mW for 3.3-V supply, respectively     

一种同步整流DC-DC转换器PWM控制电路设计

设计了一种改进的PWM控制电路,将电流采样电路和PWM比较器归结为一个PWM电流比较器,减少了电路规模。将误差放大器输出与锯齿波斜坡补偿信号叠加,产生叠加输出电流,并通过PWM电流比较器输出一个占空比信号,以控制功率管的通断。电压信号转换为电流信号,从而使控制回路反应速度更快。将PWM控制电路应用于一款BUCK型DC-DC同步整流开关电源稳压器中。HSPICE仿真表明,稳压器输出纹波电压为±4mV,输出电压精度为±1%。     

A 0.5 V offset cancelled latch comparator in standard 0.18 μm CMOS process

This paper presents a new 0.5 V high-speed dynamic latch comparator with built-in foreground offset cancellation capability and rail-to-rail input range. Traditional latch comparators lose their speed performance in low voltage condition, especially in sub-1V applications. The proposed latch comparator utilizes a speed-up technique based on a novel boosting method to mitigate the low voltage imperfections on circuit operation. Employing a new offset cancellation technique based on the same boosting capacitors is another key idea. This enhances the accuracy of the ultra low-voltage latch comparators and relaxes the need for preamplifier stage, which is conventionally used in the low offset latch comparator. The performed Monte Carlo simulations over corners in 0.18 μm standard CMOS process show the improvement of input referred offset voltage with a standard deviation of 29.9 mV/299 μV before and after offset cancellation, respectively. The designed comparator dissipates 34 μW power from 0.5 V voltage supply while operating in 200 MHz clock frequency and detects 1 mV input difference.     

高共模输入电平的迟滞比较器设计

提出了一种新颖的基于双极工艺的迟滞比较器,该电路在保持了传统电路的高共模输入电平和低功耗的优点的同时,在电路结构上比传统的电路节省了一级射随器。此外,为了保证该迟滞比较器中两级运算放大器的稳定性还进行了频率补偿的研究,并对该电路的稳定性进行了仿真,其仿真结果保证了60°的相位裕度。该迟滞比较器的电路使用华润上华1μm双极晶体管工艺实现,芯片测试结果表明,其上阈值点为7.4 V,下阈值点为6.92 V,迟滞电压约为0.48 V,输出高电平约为0.76 V,电路工作稳定。     

A Comparator With Reduced Delay Time in 65-nm CMOS for Supply Voltages Down to 0.65 V

A comparator in a low-power 65-nm complementary metal–oxide–semiconductor process (only standard transistors with threshold voltage $V_{t} approx 0.4 hbox{V}$ were used) is presented, where the circuit of a conventional latch-type comparator consisting of two cross-coupled inverters is modified for fast operation, even with 0.6 GHz at a low supply voltage of 0.65 V. The advantages of a high-impedance input, rail-to-rail output swing, robustness against the influence of mismatch, and no static power consumption are kept. To achieve a bit error rate of $10^{-9}$ at 1.2-V supply, an amplitude at the input of 16.5 mV at 4 GHz has to be applied. If the supply voltage is lowered, 12.1 mV at 0.6 GHz/0.65 V is necessary. The power consumption of the comparator is 2.88 mW at 5 GHz (1.2 V) and 128 $muhbox{W}$ at 0.6 GHz (0.65 V). Simulations show an offset standard deviation of about 6.1 mV at 0.65-V supply. With an on-chip measurement circuit, the delay time of the comparator of, e.g., 104 ps for 15-mV input amplitude at 1.2-V supply, is obtained.