AVS解码器中码流分割模块的硬件实现宰

提出一种基于AVS标准码流分割模块的硬件设计方案.简要介绍了码流分割模块的功能,根据码流特点进行硬件结构划分并重点阐述具体的硬件实现过程.采用Verilog HDL语言进行设计和仿真,实现了码流的正确解析,并与解码器其他模块结合通过了FPGA验证.仿真结果表明,整个硬件系统结构能在80 MHz时钟频率下完成30f/s(帧/秒)码流的实时解码.     

MPEG码流分析仪的软硬件实现

本文提出了MPEG码流分析仪的系统实现方案及软硬件实现方法,文中采用了计算机软件与硬件插卡相结合的方案,整个系统由码流分析硬件,PCI接口,驱动程度,支持软件及应用软件组成。硬件采用FPGA用VHDL进行描述,软件开发采用分层的模块方法,采用VHDL设计的PCI接口硬件与码流截取硬件用一片FPGA实现,使硬件大为简化并加了灵活性。所设计的驱动程序与软,硬件紧密结合,提高了系统的性能。可扩展的支持软件与应用软件增强了系统的功能。     

基于S3C6410的实时视频监控系统

介绍了基于ARM微处理器S3C6410的嵌入式视频服务器硬件、软件设计方案.该方案以嵌入式Linux作为操作系统,采用S3C6410自带的编码器MFC对采集到的数字视频进行H.264标准的压缩编码,生成H.264码流.码流经过S3C6410控制器外接的网络芯片DM9000输送到PC机.PC机使用DirectShow技术解码H.264码流,并实现实时视频播放.     

基于DSP的H.263码流复合

叙述一种采用DSP实现H.263标准规定的码流复合部分的方法。为了达到实时性的要求，对VLC码表的查表方法和DSP汇编程序进行了优化。所提出的码流复合优化方法已在H.263标准的硬件系统中实现。并且准备应用于MPEG－4标准的硬件系统中。     

基于FPGA的DVB-T信道外编码优化设计

介绍了地面数字电视广播(DVB-T)发射端的码流处理、能量扩散、RS编码和卷积交织等外编码的FPGA硬件实现.经过多次优化设计,使整个DVB-T发射端信道外编码消耗资源很少.     

最新的ITU-T嵌入式变速率语音编码关键技术

介绍了ITU-T的新一代语音编码标准G.729.1的编码器、译码器原理,讨论了此标准实现码流嵌入式所采用的关键技术:嵌入式的码激励线性预测编码技术、时域频带扩展技术以及时域混叠抵消的预测变换编码技术,并通过客观评测验证了G.729.1语音编码标准的高性能。     

DRA多声道数字音频编码算法的改进

采用2遍扫描和金字塔编码技术对DRA(Digital Rise Audio)多声道数字音频编码算法进行了改进,新算法会依据网络的状况自适应调整传输码率,用可变的DRA码流适应可变的网络条件.当网络条件较好时,用户可欣赏高质量DRA音乐;当网络条件变差时,传输的DRA码流减少,但用户仍可以欣赏流畅的DRA音乐.用比特流容器配置的DRA格式音乐码流在移动智能终端上的播放测试结果表明,在网络状况较差的情况下DRA格式的音乐也能流畅播放.     

AVS视频码流解析软件QtAVS的设计与实现

码流分析对音视频编码标准产业化和应用十分重要.针对我国组织制订的AVS视频编解码标准GB/T 20090.2,利用新一代面向对象、跨平台的图形用户界面语言Qt设计实现了AVS视频码流解析软件QtAVS,该软件能够正确解析AVS视频码流,并可在序列、帧、块3个层次上对码流元素进行可视化显示.QtAVS的所有源代码已在AV...     

一种旋转重复累积(RA)码的设计

文中分析了重复累积(RA)码的结构特点以及编码过程,设计了一种采用旋转结构的重复累积码.该码具有低密度码的特点和优点,同时具有旋转结构,编码简单,译码方便,易于调整码率,易于硬件实现等特点.文中给出了由置换子矩阵的索引确定交织序列的算法.仿真结果表明,长度适合的RA码性与通过复杂方法构造出来的码字性能接近.     

精细的可伸缩性视频编码中容错技术的研究

 精细的可伸缩性视频编码生成的增强层码流在有误码的信道中传输时,正确解码的比特数由信道误码率决定,而不是由信道带宽决定,这将严重影响图像质量.本文提出了一种新的分级的增强层码流结构,在这种新的增强层码流中加入各种同步符,将码流分为许多不同的段.当码流在传输过程中出现错误时,只有发生错误的那段码流不能解码,从而有效地减少了传输错误的影响.在MPEG-4的FGS上的实验结果表明我们提出的增强层码流结构比原来的FGS增强层码流结构有更好的鲁棒性.     

Efficient FPGA implementation of bit-stream multipliers

A four-input adder structure for the FPGA implementation of a sigma-delta bit-stream multiplier is proposed. Conventional bit-stream multiplier implementations involve two-input adder circuits. It is shown that the four-input adder structure is more resource-efficient (over 40% hardware savings) and faster (over 20% higher clock frequency) when implemented using state-of-the-art FPGA architecture featuring six-input look-up tables     

嵌入式可重构系统芯片的硬件验证平台设计

提出一种新的基于嵌入武可重构系统芯片的视频解码方案,采用了软硬件协同验证的方法.设计了相应的硬件验证平台,验证了H.264解码算法在可重构处理器上的可实现性.     

面向HDTV应用的音频解码软硬件协同设计

该文以Dolby实验室的音频AC3算法为基础,研究了在RISC核Virgo上HDTV音频解码的软硬件协同设计方法,提出了通过对程序关键子函数建模来实现软硬件划分的软硬件协同设计方法。即在软件实现AC3解码的基础上,通过建立模型分析音频程序的关键操作的方法来扩展RISC的指令集,从而加快了音频解码速度,减少了存储空间,并在总体上减少了硬件开销。其次,该文给出了部分扩展指令的具体硬件结构。最后,通过软硬件协同评估的方法进行硬件改进后的软硬件代价分析。     

Turbo码在深空通信中应用

Turbo码具有逼近Shannon容量限的优异性能,介绍了应用于深空通信的Turbo码编码方案和相应的译码算法,并给出了采用修正Max-Log-Map译码算法的深空CCSDS标准Turbo码的软件仿真性能和硬件系统实测性能。通过计算机仿真和硬件实测结果表明,采用该修正Max-Log-Map译码算法的Turbo码译码器易于硬件实现,同时Turbo码仿真性能和实际性能一致,适用于实际工程应用。     

基于CCD的二维条形码检测系统

为解决条形码污损的产品流入市场的问题,提出了在产品包装前对条形码进行检测、比对和排除问题的系统方案,采用高速CCD读码,以JAVA实现译码,用Excel VBA完成信息比对和问题处理.以QR二维条形码为检测对象,详细阐述了系统的硬件架构和软件开发过程.测试结果表明,系统具有投入低、实用性强的特点     

基于AVS解码芯片DS1000的IPTV机顶盒设计

介绍了一种基于AVS解码芯片DSl000的IPIV机顶盒的设计和实现.硬件方面结合Broadeom公司IPTV专用处理器进行音频解码和电视信号的输出处理.软件方面采用嵌入式Linux操作系统.底层采用基于字符设备的驱动支持,遵循DS1000的解码处理流程可以高效流畅地的实现AVS流媒体的直播解码和良好的用户界面.     

基于矩阵乘法器的MP3解码优化设计

介绍了MP3解码器的工作原理,分析了各个解码环节的计算量和消耗时间。将MP3解码过程中耗时最多的子带综合滤波环节使用矩阵乘法器单元做了优化和改进,提出一种可大幅度提高MP3实时解码效率的软硬件协同设计方法,并在SoC仿真平台上得到实时验证,达到了较好的优化效果。由于SoC的设计方法比较灵活,可以根据实际需要设计硬件模块,所以该设计具有方便、灵活和可靠性高等特点,是工程实用价值较高的解码器。     

基于DSP的通用语音编译码器设计与实现

实现了一种基于DSP的通用语音编译码器实验平台。在该平台上通过软件重构可以实现常用语音信号的编译码。详细介绍了应用DSP实现通用语音编译码中的关键技术,包括硬件平台设计、软件结构和接口扩展等。由于硬件和软件采用模块和结构化设计,通过开放的模块接口和子程序使得该设计具有扩展和升级容易、学生参与度高等优点。最后通过实际测试验证了设计的正确性。     

基于可配置VLIW结构DSP的RS译码算法设计

VLIW体系结构是高端DSP大多采用的体系结构,此结构有很强的指令级并行运算能力。一般的DSP应用开发,都是针对具体型号的DSP进行软件的设计和优化。为了更好地利用DSP资源、提高性能、节约成本,文中提出了一种软硬件协同设计的方法。通过Rs码的Euclid译码算法的实现,充分体现了可配置VLIW结构DSP的性能优势和开发周期短。达到面向应用的硬件和软件最优。     

Use of comb filters for efficient VLSI implementation of reducedclock frequency noise shapers

The use of comb filters as an elegant means of reduced clock frequency noise-shaping without excessive hardware overhead is presented. The significance of the method is illustrated using second order noise-shaping characteristics. A 256 times oversampled and noise-shaped bit-stream sequence is obtained by running a second order noise shaper at a clock frequency four times lower than that of the bit-stream sampling rate, in association with an in-loop multi-bit to four single bit transformation at a tolerable hardware overhead