A Bipolar-Selected Phase Change Memory Featuring Multi-Level Cell Storage

In this paper, a 90-nm 128-Mcell non-volatile memory based on phase-change Ge₂-Sb₂-TeB alloy is presented. Memory cells are bipolar selected, and are based on a /xtrench architecture. Experimental investigation on multi-level cell (MLC) storage is addressed exploiting the chip MLC capability. To this end, a programming algorithm suitable for 2 bit/cell storage achieving tightly placed inner states (in terms of cell current or resistance) is proposed. Measurements showed the possibility of placing the required distinct cell current distributions, thus demonstrating the feasibility of the MLC phase-change memory (PCM) storage concept. Endurance tests were also carried out. Cumulative distribu tions after 2-bit/cell programming before cycling and after 100 k program cycles followed by 1 h/150 degC bake are presented. Experimental results on MLC endurance are also provided from a 180-nm 8-Mb PCM demonstrator with the same mutrench cell structure.     

高精度开关电流存储单元的设计

基于0.18-μm 1.8 V CMOS标准工艺,设计了一个高精度开关电流存储单元.通过设置存储晶体管工作于线性区,并结合虚拟开关等技术,降低了由阈值电压失配和时钟馈通所产生的谐波失真,有效消除了增益误差和漂移误差.利用Spectre仿真器,对版图进行后仿真验证.当输入信号频率为200 kHz、幅度为5μA、采样频率为5 MHz时,误差仅为0.5％,输入信号幅度低至1μA时,误差依然低于1％.仿真结果表明,电路具有高精度,可作为滤波器、∑-△调制器等系统的基本模块.     

基于相变存储器的SD卡系统设计

基于中科院上海微系统研究所自主研发的相变存储器芯片,设计并实现了国内首个以相变存储器为存储介质的SD卡系统.本系统由多接口SoC芯片、6.375 Mbits相变存储器芯片以及外围控制电路等构成.系统通过SD/MMC接口与上位机进行数据通信,并使用FAT文件系统进行管理.该SD卡系统容量为256 kb,读取速度为2Mb/s,写入速度为0.5Mb/s.     

可写穿的16端口存储单元定制设计

为使高性能超标量处理器能够完成多条指令并行，寄存器堆需要提供多端口的高速访问。文章介绍了一种可写穿的16端口寄存器堆存储单元设计，在1.8V0．18μm CMOS工艺下，该存储单元的10个读口和6个写口均可以独立访问。存储单元设计中考虑了紧凑性、可靠性和功耗问题，并且制定了长线规划来减少版图设计中串扰噪声对功能的影响。仿真结果表明，该存储单元可以作为一种更优的实现方法。工作在500MHz主频下的寄存器堆内。     

一种1kb相变存储芯片的设计

以中科院上海微系统与信息技术研究所自主研发的相变存储器工艺为基础,开发了一款容量为1 kb、可应用于射频标签(RFID)的嵌入式相变存储芯片.该芯片以1T1R为基本单元结构,采用箝位读出方式以及电流镜式写驱动电路,成功实现了相变存储器的读写功能.测试结果显示,该芯片可重复擦写次数达到107次,在80℃条件下数据保持力达...     

一种低压低功耗SRAM/SOI单元设计

提出一种改进4管自体偏压结构SRAM/SOI单元.基于TSUPREM4和MEDICI软件的模拟和结构性能的分析,设计单元结构并选取结构参数.该结构采用nMOS栅下的含p+埋沟的衬底体电阻代替传统6管CMOSSRAM单元中的pMOS元件,具有面积小、工艺简单的优点.该结构可以在0.5V的电源电压下正常工作,与6管单元相比,该单元瞬态响应正常,功耗只有6管单元的1/10,满足低压低功耗的要求.     

一种低压低功耗SRAM/SOI单元设计

提出一种改进4管自体偏压结构SRAM/SOI单元.基于TSUPREM4和MEDICI软件的模拟和结构性能的分析,设计单元结构并选取结构参数.该结构采用nMOS栅下的含p 埋沟的衬底体电阻代替传统6管CMOSSRAM单元中的pMOS元件,具有面积小、工艺简单的优点.该结构可以在0.5V的电源电压下正常工作,与6管单元相比,该单元瞬态响应正常,功耗只有6管单元的1/10,满足低压低功耗的要求.     

A Low Power SRAM/SOI Memory Cell Design

提出一种改进4管自体偏压结构SRAM/SOI单元. 基于TSUPREM4和MEDICI软件的模拟和结构性能的分析，设计单元结构并选取结构参数. 该结构采用nMOS栅下的含p+埋沟的衬底体电阻代替传统6管CMOS SRAM单元中的pMOS元件，具有面积小、工艺简单的优点. 该结构可以在0.5V的电源电压下正常工作，与6管单元相比，该单元瞬态响应正常，功耗只有6管单元的1/10，满足低压低功耗的要求.     

铁电存储单元的设计和测试

基于被应用于实际设计之中的统一的铁电器件模型，详细讨论了２Ｔ ２Ｃ组态的铁电破坏性读出存储器单元的设计。在此基础上，设计和制造了分立元件的单元测试电路。通过与普通电容的对比实验，证实了铁电破坏性读出随机读取存储器与普通随机读取存储器不同的工作原理和模式。进而获得了被测ＦＲＡＭ单元的特性波形和铁电材料存储特性的有关数据。这些工作为进一步进行大规模铁电存储器的研究作了准备。     

相变存储器中灵敏放大器的设计

设计了一种用于相变存储器(PCRAM)的全对称差分灵敏放大器电路,该电路采用预充电技术、限幅电路和防抖动电阻,具有抗干扰能力强、灵活性好、系统性失配小等优点.基于0.13μm CMOS工艺,设计了一个8 Mb的PCRAM测试芯片,并进行了流片.测试结果表明,设计的电路在读周期为2μs时能达到很好的读出效果.     

Nano-Electro-Mechanical Nonvolatile Memory (NEMory) Cell Design and Scaling

The design and scalability of a nano-electro-mechanical memory (NEMory) cell are investigated via analytical modeling and finite element analysis (FEA) simulation. Proportionate scaling of all the cell dimensions provides for improved storage density together with low operating voltages and fast program/erase times. From FEA simulation, a 75-nm-long aluminum cantilever-beam NEMory cell is expected to have sub-1-ns erase and program times for sub-1-V operation. Because there are practical limits to beam and air-gap thickness scaling, it will be difficult to achieve low-voltage operation for very short beams $(L_{rm beam} ≪ hbox{50} hbox{nm})$, unless a beam material with a low Young's modulus is used. Fracture strain imposes a fundamental limit for beam-length scaling. Thus, a high fracture-strain beam material is desirable to extend NEMory scalability.      

一种新型Class AB开关电流存储单元的设计

设计了一种新型高性能Class AB开关电流(SI)第一代存储单元电路。电路由对称的电压反转跟随器(FVF)连接Class AB SI存储单元组成,输入级采用电流传输器结构,输出级采用可调共源共栅结构,电路具有误差小、功耗低、性能高等特点。基于此存储单元,设计了延时器和双线性积分器进行验证。电路采用SMIC 0.18μm工艺,在Spectre中进行仿真。结果表明,该存储单元具有较好的性能和应用价值。     

一种低电压开关电流甲乙类存储单元的设计

设计了一种低电压工作的开关电流甲乙类存储单元,该电路采用的工作电压为±1V,最大采样信号频率可达12.9MHz,具有结构简单、容易设计等优点。文中给出了采用该存储单元设计的一个周期延迟电路和一个双线性积分器实例,其中设计的双线性积分器可以实现双频采样。使用TSMC0.18μm工艺参数和HSPICE进行电路仿真,结果表明所设计的电路失配误差小、没有瞬态虚假信号,其输出波形非常理想,设计结果达到了预期目的。     

双调制锁相频率合成器的设计与实现

通过调制VCO实现FSK调制的锁相频率合成系统,由于环路误差传递函数的高通特性会使低频调制频偏(或相偏)降低甚至消失,针对这个缺点,提出了双调制的方法,即同时对基准源和环路的VCO进行调制。在一定条件下,双调制后的频偏不受环路的影响且又能保证调制载频的高稳定度,通过计算给出了满足这种条件的关系式和实际电路的表现特征及实现方法。实验证明该方法效果显著,可实现低频至直流任意信号的调制。     

阻变型非易失性存储器单元电路结构设计与Spice仿真

为进一步确定阻变型非易失性存储器的擦写速度、器件功耗和集成度等实用化的性能指标,设计RRAM存储器单元电路结构,并使用HSpice软件分别对RRAM存储器单元结构电路的延时和功耗性能进行仿真.同时,通过仿真对双极型和单极型两种电阻转变类型及器件工艺进行比较和分析,确定1T1R结构电路单元适用于双极型阻变型非易失性存储器件,并且电路仿真的结果为阻变型非易失性存储器的进一步实用化提供了参考.     

相变存储单元RESET电流与电极尺寸关系的数值模拟

应用数值模拟计算方法对相变存储器单元RESET电流和加热电极尺寸关系进行了研究,建立了二维存储单元模型,模拟了电脉冲作用下不同电极尺寸相变存储单元的RESET过程,包括不同电极尺寸相变单元RESET过程的温度场分布和电阻-电流关系。模拟结果表明,RESET电流随着电极尺寸减小而急剧减小。     

Design and Assessment of Metal-Organic Vapor Phase Epitaxy—Grown Dual Waveband Infrared Detectors

Dual waveband infrared detectors can be relatively complicated structures requiring stacking of single waveband detectors. The paper discusses variants of the back-to-back diode structure, which allows the detected waveband to be selected simply by changing the polarity of the bias. Results are presented for two structures: a dual waveband structure for two bands in the mid-infrared region and a dual mid-long waveband structure. The spectra are modeled using a method that takes account of interdiffusion between the layers. Radiative cross-talk is estimated for both of the structures and good agreement is found between the theoretical and measured spectra.     

Ge_2Sb_2Te_5相变存储单元瞬态结晶过程研究

研究了基于Ge2Sb2Te5的相变存储器单元的瞬态结晶过程,并通过高频示波器捕捉了瞬态结晶过程的电压波形,发现了在结晶过程中瞬态波形存在振荡现象,且振荡频率随时间和脉高变化具有一定规律。结晶完成后振荡现象消失,单元电阻转变为稳定的低阻,通过相变存储器的场致导电通道结晶模型很好地解释了该瞬态结晶现象。     

FFTs with Near-Optimal Memory Access Through Block Data Layouts: Algorithm,Architecture and Design Automation

Fast Fourier transform algorithms on large data sets achieve poor performance on various platforms because of the inefficient strided memory access patterns. These inefficient access patterns need to be reshaped to achieve high performance implementations. In this paper we formally restructure 1D, 2D and 3D FFTs targeting a generic machine model with a two-level memory hierarchy requiring block data transfers, and derive memory access pattern efficient algorithms using custom block data layouts. These algorithms need to be carefully mapped to the targeted platform’s architecture, particularly the memory subsystem, to fully utilize performance and energy efficiency potentials. Using the Kronecker product formalism, we integrate our optimizations into Spiral framework and evaluate a family of DRAM-optimized FFT algorithms and their hardware implementation design space via automated techniques. In our evaluations, we demonstrate DRAM-optimized accelerator designs over a large tradeoff space given various problem (single/double precision 1D, 2D and 3D FFTs) and hardware platform (off-chip DRAM, 3D-stacked DRAM, ASIC, FPGA, etc.) parameters. We show that Spiral generated pareto optimal designs can achieve close to theoretical peak performance of the targeted platform offering 6x and 6.5x system performance and power efficiency improvements respectively over conventional row-column FFT algorithms.     

嵌入式FlashMemory Cell技术

本文分析了目前常用的快闪存储器(Flash Memory)存储单元结构，介绍了一种适用于嵌入的单元结构，存储器阵列设计、可靠性设计技术。