面向裕量优化的高效时钟偏差规划和延迟提取

为了减少时钟偏差规划所需的时间,提出一种准线性时间复杂度的时钟偏差规划方法.该方法以整数来描述延迟大小的时钟偏差规划算法,限制每次对时钟延迟调整的步进至少为1,降低了算法的时间复杂度;改变了传统的预先生成完整的时序图作为算法输入的流程,采用一种新的增量式延迟提取策略为时钟偏差规划算法提取关键边的权重,减少了生成时序图所需要的时间.实验结果表明,采用文中方法进行时钟偏差规划的效率很高,对包含数千触发器的基准测试电路,其运行时间仅为数十秒.     

RTL综合中变量赋值语句的综合方法

变量是VHDL语言中顺序语句的一个特征。从分析变量的作用出发，论述RTL综合中变量赋值语句的综合方法及其相应依据；同时提出一种用于对变量赋值语句进行综合的数据结构－－变量关联链表（VAL），及以此数据结构为基础的变量赋值语句的综合方法。最后给出采用VAL对变量赋值语句进行综合的实验结果。     

RTL综合中的格式剖别

由于寄存器传输级（RTL）行为描述可以精确地确定数字系统的操作,所以寄存器传输级综合成为当前EDA行业的主流设计方法。实现从寄存器传输级行为描述到门级结构描述转换的RTL综合,是组合逻辑／时序逻辑综合理论在HDL（硬件描述语言）上的具体应用。设计寄存器传输级综合工具的基础是格式判别,即将行为描述中的组合逻辑与时序逻辑区分开来,利用组合逻辑综合与时序逻辑综合分别进行处理从而完成寄存器传输级综合,提出一种易于实现的格式判别方法,该方法利用赋值语句为核心的中间数据格式以及逻辑综合所能接受的条件判断此赋值语句组合是组合逻辑还是时序逻辑,并生成不同层次、功能相对独立的RT单元以便利用对应的组合逻辑综合或时序逻辑综合处理此RT单元,从而在实现RTL综合的过程中使组合逻辑综合和时序逻辑综合得到最大限度的重用。最后文中给出一些测试实例和结果分析,通过测试实例和结果分析表明该文提出手方法不但有效地区分了组合逻辑和时序逻辑,而且由于通过对组合逻辑综合和时序逻辑综合最大限度的重用,使寄存器传输级综合的开发时间大大缩短,此方法已经用于作者的RTL综合系统中。     

RTL综合中基本时序逻辑元件的综合方法研究

锁存器与触发器的综合是RTL综合中时序逻辑综合子系统的主要研究问题之一，不同的RTL时序电路描述综合出的元件各不朴同。文中从VHDL语言的RTL描述特征手术，研究了RTL综合中锁存器与触发器的综合方法，阐述了采用锁存器及触发器的各种不同情况，同时说明如何才能正确地区分锁存器及触发器，文章最后的实验结果验证了该方法。     

多媒体数字处理芯片W99711的静态验证

本文以多媒体处理数字芯片W99711为例,详细描述了静态验证在W99711中的应用。     

用于RTL设计验证的静态错误检测方法

为快速有效地对集成电路设计中潜在的常见错误进行检测,提出一种基于静态分析的错误检测方法。该方法可以自动地提取待测寄存器传输级(RTL)设计的行为信息,检测出设计中常见的错误,如状态机死锁、管脚配置错误。实验结果表明,静态检测相对于其他验证方法自动化程度高、检测速度快、检测准确度高、检测代码可重用,可以在模拟之前发现设计中的错误。     

一种有效的多时钟网络时钟树综合方案

时钟树综合在芯片设计后端物理设计过程中,对于保证数字集成电路的时序是非常重要的。针对设计中存在的分频时钟,在时钟树综合时,将源时钟和分频时钟放在同一个时钟树中,把分频时钟的时钟网络作为源时钟的子树,很好地解决了分频时钟和源时钟之间的时钟偏移,满足了同步时序要求。该方法用于实际设计项目中,取得了非常好的效果。     

基于有用时序偏差的时序优化方法

提出了一种利用有用时序偏差来提高电路性能的方法,利用时钟偏差规划算法在时钟树综合之前对时序偏差重新调整规划,以提高电路的性能.使用ISCAS89作为实验对象来验证算法并进行了分析.     

SoC芯片STA的时钟约束问题研究

随着集成电路的飞速发展,芯片能否进行全面成功的静态时序分析已成为其保证是否能正常工作的关键.该文结合一款面向个人信息处理终端的SoC芯片探讨了静态时序分析（STA）流程中时钟约束的关键技术问题,对未来基于静态时序分析进行SoC芯片的优化设计有重要的参考价值.     

静态时序分析方法的基本原理和应用

介绍了用于ASIC设计验证的静态时序分析方法的基本原理,并在此基础上给出了将该方法用于优化和验证可编程逻辑器件的设计实例。     

寄存器传输级低功耗设计方法

随着移动设备需求量的不断增大和芯片工作速度的不断提高，芯片的功耗已经成为电路设计者必须考虑的问题，对于芯片整体性能的评估已经由原来的面积和速度的权衡变成面积、时序、可测性和功耗的综合考虑，并且功耗所占的权重会越来越大。本文主要讲述在RTL设计中如何实现低功耗设计。     

CIF和GDSII格式版图数据的直接转换

介绍了完成CIF和GDSII格式版图数据直接转换的专用程序YY472A,并说明了应用DRACULA完成CIF和GDSII文件直接转换的要点。     

RTL设计中的Verilog代码风格

RTL设计中的Verilog代码风格对综合后的硬件结构起至关重要的作用,相同功能不同风格的代码在综合后可能会产生不同的结构,具有不同的timing和area。     

The standardization of RTL/2

This paper describes the problems encountered during the standardization of RTL/2. It is presented as an object lesson to illustrate the care needed when first defining a programming language to ensure that the loopholes are few. As well as describing the minor alterations made to the definition of RTL/2, this paper serves as a historical record of some of the other possible changes which were considered and rejected.     

集成电路正向设计综述

从设计工具、设计方法和设计流程三个方面对集成电路正向设计进行了简要的叙述。介绍了目前流行的几种正向设计工具及在实际设计中应注意的一些问题。     

基于流量摘要的僵尸网络检测

随着僵尸网络的日益进化,检测和防范僵尸网络攻击成为网络安全研究的重要任务.现有的研究很少考虑到僵尸网络中的时序模式,并且在实时僵尸网络检测中效果不佳,也无法检测未知的僵尸网络.针对这些问题,本文提出了基于流量摘要的僵尸网络检测方法,首先将原始流数据按照源主机地址聚合,划分适当的时间窗口生成流量摘要记录,然后构建决策树、...     

怎样能更好地应用工具进行RTL综合研究

针对当前RTL综合面对的挑战,总结了实际项目中的经验,可以使综合工具在更少的时间里产生的网表芯片面积更小、速度更快,而功耗更低.     

8位单片机与以太网控制器RTL8029接口的VHDL设计

以CPLD为器件,采用VHDL语言,设计了51单片机与32位PCI总线以太网控制器RTL8029之间的接口逻辑,实现了8位单片机与32位以太网控制器之间的通信。