基于确定性测试集的数字集成电路随机测试

提出了一种基于确定性测试集的数字集成电路随机测试生成方法。通过确定性测试集的分类及随机化，该方法能生成高性能的随机测试多权集。和平凡随机测试及采用单权集下的随机测试相比，采用文中的方法在压缩测试长度的同时还可获得较高的故障覆盖率。对标准电路的实验验证了该加权集生成算法的有效性，此方法对组合电路和时序电路以及对大规模集成电路的内测试和外测试皆试用。     

基于方波激励和故障字典的模拟电路BIST方法

针对传统模拟电路内建自测试(Built-in Self Test,BIST)方法需要占用大量电路资源的缺点,提出了一种基于方波激励和故障字典的模拟电路BIST方法。该方法使用方波信号作为测试激励,使用故障字典法进行故障状态识别,减少了硬件成本。实验结果表明该方法能够有效地对模拟电路进行故障检测和故障隔离,并且具有较低的硬件成本。     

模拟电路内建自测试故障特征提取与优化

针对电子装备中模拟电路内建自测试(built-in self test,BIST)的自动测试矢量生成需要引入数模和模数转换器,从而增加了硬件电路面积和测试测量误差,并增加了测试的复杂性、降低了系统的可靠性的缺点,提出一种模拟电路内建自测试故障特征提取与优化方法.该方法是利用电子装备中自带的微控制器产生的方波作为模拟电路的自动测试矢量,并针对此自动测试矢量产生的输出响应进行分析,提取多维故障特征并优化的算法.该方法能够使得自动测试矢量生成复杂性降低,优化故障特征并通过故障隔离度计算公式使得故障的可隔离程度提高,精简故障特征样本,从而减少测试的复杂性和代价.最后,通过实验验证了所提出方法的正确性和有效性.     

片上网络FIFOs的内建自测试方法研究

片上网络是对微系统芯片的传统片上互连结构的统一和发展,一种新的集成电路设计技术只有在它的测试技术发展完善后才能被广泛使用.首先建立了片上网络路由器FIFOs的功能模型,在此基础上,提出了一种基于可测性设计技术并且具有线性计算复杂度O(n)的FIFOs测试算法,论述了一种新颖的复用片上网络、共享内建自测试(BIST)结构对片上网络路由器FIFOs并行测试的方法.实验数据分析表明这种测试方法具有较高的故障覆盖率、较小的测试时间和片上资源开销.     

基于FPGA的存储内建自测试的研究

本文以SRAM为研究对象,介绍了储存器中常见的几种故障类型以及测试方法.March算法能够对各种储存器常见故障进行检测,但有些故障(比如耦合故障中的字内故障和字间故障)是检测不出来的.通过对现有测试算法的优化,使储存器测试的故障覆盖率更高,并采用硬件描述语言,以FPGA为开发平台,以储存器内建自测试(Memory Bu...     

模拟多路开关在内建自测试结构中的应用

本文提出了采用模拟多路开关的模拟内建自测试电路ABIST的一种新结构。与采用ASR的ABIST^[1]相比，本文倡导的SBIST不仅能够增加模拟IC的可测节点，而且能达到一定的测试精度，为模拟IC可测性设计和故障诊断提供了有效途径。     

减少数字集成电路测试时间的扫描链配置

研究了通过扫描链配置缩短数字集成电路测试时间问题。利用图论中的极大独立集来描述被测电路主输入的结构无关性。通过结构无关主输入共用扫描寄存器,以缩短扫描链长度进而减少扫描测试时间。提出了利用被测电路主输出可控性来分配一主输入至某一共用扫描寄存器的主输入组,直至形成一个极大组,这改进了利用被测电路测试集信息处理同样问题的方法[1]。还分析了在多输出有扇出电路中插入内置扫描单元,以增大结构无关输入的实现方法。对国际标准电路的实验证明了该方法是减少数字集成电路扫描测试时间的一条有效途径。     

BIT测试技术在气象雷达系统中的应用

内建测试技术(BIT)作为提高仪器装备可维修性和可测试性的重要手段,在现代复杂电子系统中得到普遍重视和广泛应用。本文针对新一代多普勒天气雷达系统,着重分析了雷达运行状态过程中数据采集与特征参数提取的可测试性设计方法(DFT),根据系统内建的自测试功能,测试发射机和接收机信号流程,提取功率、噪声和工作温度等各项参数,一旦各分系统出现故障,系统便会自动报警,根据报警参数和测试信息即可准确快速判断出故障所在,以提高雷达系统的可用性和可靠性。     

基于模数转换连续测试的最小化ATE存储向量

相比于数字电路来说,混合信号电路通常需要更加复杂的测试技术,数字电路可以用简单的结构进行完整的测试。由于混合信号电路中的一些内部节点和外部信号具有模拟信号特性,因此定性的功能测试需要保证每个操作步骤中的电路性能。像模数转换器和数模转换器这种混合信号设备是SoC的数字处理模块和模拟处理模块之间的接口。利用数字设备来处理现实世界的模拟信号的需求的增加使得这种混合信号设备越来越普遍。由于对混合信号设备进行测试具有高度的复杂性,因此对这些设备进行大批量人工测试效率很低,所以需要使用自动测试设备。目前学者们已经提出多种内建自测试方案来提供模拟测试激励,然而这些测试大多数采用的是传统的直方图的方法。本文提出一个模数转换器输出测试方法,该方法包含一个功能模式,可以进行实时密码分析。该方法所使用的向量并不需要大量存储资源,同时能够提供一个优于传统直方图方法的测试方案。     

IP芯核测试响应的零混叠空间压缩

提出了一种片上系统内嵌IP芯核测试响应的空间压缩方法。将内建自测试中的测试矢量(样式)计算器状态作为空间压缩器的输入,只需利用被测芯核的测试集及对应无故障响应便能实现零混叠空间压缩,具有经单步压缩便可实现最大压缩比的特点,故在测试时间开销上优于经两步(模式)压缩才能实现零混叠的方法[1～2 ]。该方法不要求测试矢量的排序[3] ,故对IP芯核的确定性测试及伪随机测试皆适用。     

FFT处理器的一种扫描内建自测试方案

对FFT处理器提出了一种采用扫描的内建自测试方案.该方案充分利用FFT结构上的规则性,采用扫描的可测性设计,不需要对处理器内部基本功能单元作任何更改,且测试序列生成和响应压缩都可通过对已有功能模块如累加器的复用来完成.通过将系统已有流水线寄存器构成扫描链且通过扫描链的可重构,不仅进一步简化了测试设计要求,而且减少了硬件成本和系统性能占用,同时还具有测试向量少、故障覆盖率高的优点.     

DSP数据通路基于累加器测试的结构可测性设计

在综述VLSI结构可测性设计方法的基础上,提出了DSP数据通路基于累加器测试的结构可测性设计方案:利用选择器或三态门实现电路测试、工作模式的切换;在测试模式时,电路中的寄存器复用为扫描链以完成测试矢量的传送从而提高电路的可测试性能.基于本方案的FFT处理器、IIR滤波器、DF-FPDLMS自适应滤波器的数据通路的可测性设计,若忽略数据线延迟,其关键路径仅比原来的分别增加了1、2、0倍的选择器或三态门门延迟.实验表明,若字宽、阶数均为8,它们所需额外硬件开销分别为原来的5.416%、4.969%、4.783%,关键路径分别增加了1.839%、2.382%、0.036%.结果表明,该方案通用性好,扩展性强,额外硬件开销小,几乎不会影响原电路的性能.     

FPGA based chip emulation system for test development of analog and mixed signal circuits: A case study of DC–DC buck converter

Prototyping on FPGA has become a main stream verification methodology for hardware design, test development, software co-design, etc. in the area of digital VLSI. In the case of test development, FPGA serves as a virtual DUT (Design Under Test) and test patters are applied from automatic test equipment (ATE). This verifies not only the chip with design for test (DFT) circuitry and test program but also the entire test setup involving virtual DUT, load board, interconnections with ATE, etc. Although, FPGA based platform is used widely for test program verification of digital ICs, this technique is not used for analog/mixed signal (AMS) circuits because of the difficulty in implementing AMS circuits in FPGAs. This work is concerned with the development of a test emulation platform, termed as hand-in-hand test flow, of AMS circuits based on FPGA. The proposed methodology exploits fixed-point modeling and DSP implementation techniques facilitated by latest FPGAs to model the AMS circuits. The proposed hand-in-hand test flow for AMS circuits will help the test engineers to start their test plan concurrently with the design engineers and validate them much prior to the first silicon. We have illustrated the proposed scheme using the case study of a current programmed buck type switching converter on Xilinx® Virtex™-5 FPGA. The FPGA emulation measurement results show that performance of the emulated DC–DC buck converter (e.g., duty ratio test, line transient, load step) matches well with that of SPICE simulation.     

电子分析天平的非线性影响与补偿方法研究

基于电磁力平衡传感器的电子分析天平非线性影响复杂,现有天平的非线性补偿主要依靠硬件电路实现,调试烦琐,示值误差大,一致性差.分析了电磁力平衡传感器的动圈位置、工作电流、环境温度、永磁体性能等非线性影响机理,提出了电磁力平衡传感器机械平衡优化与空间限位、取样电阻与传感器匹配、传感器多点温度测量等硬件优化方法,建立了电子分析天平非线性影响的牛顿插值补偿算法,实现了电子分析天平的非线性自动补偿.检验结果表明,采用研究的补偿方法对量程210g、分辨力0.1 mg的电子分析天平补偿后,全量程示值误差≤±0.3 mg,优于国家标准《JJG 1036-2008电子天平检定规程》规定的一级天平示值误差指标.     

磁声发射检测系统的设计与研究

磁声发射利用了铁磁材料中的磁畴壁在外磁场作用下往复震荡和磁化矢量的转动而产生应力波从而导致声发射现象.介绍了一款磁声发射检测仪的设计,对各主要硬件部分的电路工作原理及其设计思想进行了分析与讨论.     

Multi-channel & high-precision data acquisition device for aerospace

This paper describes the detailed desi gn of data acquisition device with multi-channel and high-precision for aerosp ace.Based on detailed analysis of the advantages and disadvantages of tw o common acquisition circuits,the design factors of acquisition device focus o n accuracy,sampling rate,hardware overhead and design space.The me chanical structure of the system is divided into different card layers according to different functions and the structure has the characteristics of high reliability,conveni ence to install and scalability.To ens ure reliable operation mode,the interface uses the optocoupler isolated from th e e xternal circuit.The transmission of signal is decided by the current in the cur rent loop that consists of optocouplers between acquisition device and t est bench.In multi-channel switching circuit,by establ ishing analog multiplexer model,the selection principles of circuit modes are given.     

基于分治策略的加法器测试向量生成技术

为应对数据通道测试中向量生成计算复杂度的日益增长,针对加法器进行研究,提出了一种基于分治策略的加法器测试向量生成技术。首先将被测加法器电路分解为并发模块和顺序模块,分别生成对应这些模块故障全覆盖的测试向量子集,再将他们的输入信号映射为被测加法器电路的基本输入,经去除冗余向量后得到完整的测试向量集。给出的实验结果表明了该技术能有效地降低加法器测试向量生成的计算量,特别对于大规模加法器电路的测试生成,其效果更佳。     

基于紧致遗传算法的组合电路测试集压缩

随着电路集成度和复杂度的不断增加,电路测试所需的测试矢量集的规模也迅速增长。本文针对现有测试集压缩算法全局寻优能力不足的问题,提出一种基于紧致遗传算法的组合电路测试集压缩方法。紧致遗传算法不但具有良好的全局搜索能力,而且其基于小种群进化的特性可以有效地降低计算花费.非常适合处理数据大的大规模测试集压缩问题。对ISCAS-85标准电路测试集的实验表明,与同类方法相比,该压缩方法能够得到更小的测试集。