实时SAR成像系统矩阵原位转置的实现

在合成孔径雷达成像处理系统中,矩阵转置已成为影响系统实时性的重要因素.为提高矩阵转置效率,提出一种用于快速矩阵原位转置的方案,基于现场可编程门阵列和同步动态随机存储器(SDRAM)实现该方案.系统测试结果表明,读写平均效率达到SDRAM峰值带宽的64％,验证了该方法可有效提高矩阵转置的总体效率.     

一种基于FPGA的低复杂度SDRAM控制器实现方法

提出了一种基于FPGA的低复杂度SDRAM控制器实现方法,通过读写进程与刷新进程的合理安排,使得用户在进行全页突发写或者突发读时,无须考虑SDRAM刷新请求,大大简化了控制器的设计。     

摩托罗拉MC683609与SDRAM接口逻辑设计

使用VHDL语言实现MC68360微处理器和SDRAM之间的接口控制电路,为摩托罗拉68xxxCPU在开发设计中使用SDRAM提供一种灵活,高效,可靠的解决方案。文中提到的接口电路设计有别于其他IP核的SDRAM控制器,只要简单理解计算机系统中片选信号,读写信号、时钟及数据和地址总线的含义就可以实现对SDRAM的多种方式的操作。可以广泛适用于时钟在5MHz以上任何一种通用的微处理器和SDRAM接口设计应用中。并在实践中得到广泛应用。     

摩托罗拉MC683609与SDRAM接口逻辑设计

使用VHDL语言实现MC68360微处理器和SDRAM之间的接口控制电路,为摩托罗拉68xxx CPU在开发设计中使用SDRAM提供一种灵活,高效,可靠的解决方案.文中提到的接口电路设计有别于其他IP核的SDRAM控制器,只要简单理解计算机系统中片选信号,读写信号、时钟及数据和地址总线的含义就可以实现对SDRAM的多种方式的操作.可以广泛适用于时钟在5MHz以上任何一种通用的微处理器和SDRAM接口设计应用中.并在实践中得到广泛应用.     

DDR SDRAM控制器数据通道的设计与实现

在DDR SDRAM控制器的设计中,数据通道的设计是提高数据传输率的关键.本文按照JESD79E标准,讨论了DDRSDRAM控制器结构,分析了DDR SDRAM的读写过程,给出了控制器的读写时序方程,利用此方程设计出了一种高速数据通道.对设计高速数据通道用EDA工具进行了综合、仿真.仿真结果显示设计出的电路可以实现参数化配置并具有良好的性能.     

HDTV SOC系统中SDRAM控制器的设计

提出了一种在HDTVSOC系统中实现多模块共享存储单元的高效SDRAM控制器。通过利用合理的请求仲裁、FullPage读写、指令与数据分离、指令缓存和前后相关处理等机制,实现了高吞吐率下的SDRAM共享。该模块在HDTVSOC系统中的应用效果良好。     

高速SDRAM控制器的嵌入式设计

为适应高数据吞吐速率的应用场合,在分析同步动态随机存储器(SDRAM)控制器工作原理的基础上,研究支持高数据处理效率可连续读写操作的存储控制算法。利用现场可编程门阵列设计SDRAM嵌入式存储控制器,采用CMD命令形式,根据猝发长度分配连续读写延时,通过数据通道控制与读写操作协同工作提高数据处理效率。测试结果表明,该控制器运行频率高于100 MHz,数据处理效率大于95%,适用于视频采集数据缓存及大型LED显示控制中。     

DDR2 SDRAM控制器在机载显控系统中的应用

飞机座舱显示系统是航电电子系统的重要组成部分,随着显示器和显示控制系统的高度集成,传统的SDRAM和DDRSDRAM已经无法满足显示所需的大容量存储空间和高速率的读写。本文提出一种基于FPGA的DDR2 SDRAM的设计方法,在速率、存储量和带宽等方面满足了机舱显示系统的要求,同时该设计在模块化的基础上解决了DDR2 SDRAM控制器所面临的读写时序复杂、参数繁多等问题,可移植性比较强。     

一种DDR SDRAM控制器的设计

在介绍DDR SDRAM控制器设计关键技术的基础上,讨论了一种DDR SDRAM控制器的设计方法.通过一种优化的地址映射策略提高了突发访问效率,采用0.18 μm CMOS工艺流片实现.所设计的DDR SDRAM控制器芯片在PCB板级测试中达到预期设计要求.     

基于多核处理器的TCP/IP协议栈加速技术

多核处理器已经成为了处理器发展的趋势.在多核处理器上运行Linux操作系统时,由于所有的TCP/IP网络协议处理都以软件的形式在Linux操作系统内核运行,处理效率很低.为了解决这个问题,本文提出了一种基于多核处理器的多核TCP/IP加速协议栈,将多核处理器的处理核心分成两部分.一部分运行Linux操作系统.另一部分处理核心运行实时系统,处理TCP/IP协议栈.由于将TCP/IP协议栈的处理卸载到了实时系统,Linux的中断处理大大减少,并且实时系统直接操作底层硬件资源,没有操作系统的参与,所以多核TCP/IP加速协议栈的处理效率会很高.通实验结果对比,在相同的硬件资源下,多核TCP/IP加速协议栈不仅比Linux TCP/IP协议栈获得了更大的网络处理吞吐率,而且消耗了更低的CPU.     

软件定义车联网的数据转发机制

针对现有车联网（VANET）中数据转发效率低的问题,提出了软件定义网络（SDN）的数据转发机制。首先,设计了软件定义车联网的分层次网络模型,该模型由局部控制器和车辆组成,实现控制与数据转发分离,具有可扩展性、独行性等特点;其次,设计了车辆路由转发机制,该机制采用动态规划和二分搜索的方法,以实现高效的数据转发;最后,通过仿真验证,对比无线自组网按需平面距离向量路由（AODV）、目的节点序列距离矢量路由（DSDV）、动态源路由（DSR）和最优链路状态路由（OLSR）算法,所提的数据转发机制在传递成功比上提高大约100%,而端到端延迟时间降低大约20%。实验结果表明,软件定义车联网的数据转发机制能够提高路由转发效率、减小延迟。     

基于VxWorks的网络数据实时处理软件的设计与实现

机载实时数据处理可以大幅提高数据处理的效率。为满足机载网络化测试系统架构下的实时数据处理的需求,设计并实现了一种基于VxWorks的网络数据实时处理软件。该软件运行在多核嵌入式数据处理系统上,通过多任务并发执行的方法保证实时性。软件运行过程中利用零拷贝技术实时接收机载测试系统发送的网络包数据,然后按照自定义的文件格式存储原始数据,同时将需要处理的网络包存入数据处理缓存中,根据网络数据协议实时解析网络包数据,最后利用预留缓存的办法将处理结果写入结果文件。实践证明,该软件能快速接收并实时处理网络数据,同时将原始数据和结果数据进行存储,该方法有效提高了数据处理的效率,为飞行试验数据处理提供了新的途径。     

多核网络处理器的高速数据交换控制结构

提出一种用于多核网络处理器数据通道处理的高速MAC接口数据交换控制结构。利用主动请求机制控制数据包的接收,通过多线程分配策略实现对接收数据的并行处理,维护数据包的到达顺序,实现高速数据传输。仿真与验证结果表明,接收控制器模块能在85 MHz工作时钟下达到2.56 Gb/s的数据吞吐率,满足网络处理器OC-48的线速处理要求。     

面向逻辑设计的SDRAM 控制器性能度量模型*

以SDRAM控制器为研究对象,探讨硬件逻辑设计时其性能度量的方法,通过建立一个硬件时钟周期级上的SDRAM控制器性能度量模型,在硬件逻辑实现的层次上实现了SDRAM控制器性能的评估。根据该性能度量模型,既可以分析已有设计的性能,又可以启发SDRAM控制器的优化方案。在双向有线数字电视信道SoC系统平台上应用该度量模型对三个AMBA总线接口的SDRAM控制器实现方案的性能进行分析,从而验证该性能度量模型适用于评估和指导SDRAM控制器的设计。该实验方法还可以用来评价各个不同IP核提供商提供的SDRAM控制     

基于维度分解的多核并行网包分类算法

为了实现高速网包分类,本文提出一种多核并行的包分类算法。该算法基于维度分解和位向量（Bit Vector, BV）的思想,将规则集分解为多个维度,在对网包进行分类时,采用包内并行方案,将多个维度的结果进行多核并行合并,缩短单个包的处理时间,提升系统吞吐能力,并且能保证输出顺序与包输入顺序一致。实验结果表明,并行算法在Cavium OCTEON CN6645多核网络处理器平台上能达到每秒92700条规则的预处理速度和5.37 Mpps的吞吐性能,当网包大于等于256 Byte时,能实现10 Gbps的线速处理,性能高于同等条件下的HiCut算法和PCIU算法。     

基于FPGA的三端口非透明型SDRAM控制器

本文采用Altera公司的Stratix系列FPGA实现了一个三端口非透明型SDRAM控制器,该控制器面向用户具有多个端口,通过轮换优先级的设计保证了多个端口平均分配SDRAM的带宽且不会降低传输速率。将访问SDRAM空间虚拟成一个简单的访问三口RAM的操作,采用乒乓的DMA传输机制大大提高了数据传输的带宽和效率。     

基于多线程的地震相干体属性提取算法

为了充分发挥计算机的多核优势,提高地震数据相干体的计算速度,通过研究在多核上的多线程并行技术,完成了并行相干体算法的设计与实现,并分别对串行和并行算法进行性能比较测试．测试结果表明：Pthread多线程技术可以充分利用多核资源,取得比较理想的线性加速比,且提高了系统的计算效率,非常适合于大数据量的地震数据处理的应用．     

基于FPGA的DDR SDRAM测试平台设计

DDR SDRAM是FPGA板卡中的重要组成部分,其可靠性与带宽决定了设备能否正常工作;为了测试DDR SDRAM的性能是否符合预期,开发了一种基于FPGA的DDR SDRAM测试平台;平台包含一个基于DDR SDRAM控制器的测试器IP核,具有数据校验、带宽测量的功能;编写了控制测试器IP核的Tcl脚本,用于配置测试参数、控制测试流程与读取测试结果;在Python语言下使用PyQt5开发库设计了图形界面程序,能够根据用户操作生成并执行对应的Tcl脚本;最终实现了一个操作简单、测试流程可配置、自动输出测试结果的DDR SDRAM测试平台;测试结果表明,测试平台能够正确地进行DDR SDRAM测试并输出统计结果;对比MIG的示例工程,测试平台额外增加了带宽测试、结果统计、循环测试等功能,且使用的FPGA资源下降了30%,测试用时缩短了70%以上。     

三层并行遗传算法及装箱问题中的应用

提出了一个新的基于线程构建模块(TBB)的三层并行遗传算法(TPGA)。与传统遗传算法相比,在保证了算法正确性的前提下提高了运行效率,并将遗传算法的数据编码、任务处理和数据解码分别进行并行化,提高了收敛速度。TBB是Intel提供的能够完整表现并行性的代码库。采用C++语言实现了基于TBB的TPGA和串行遗传算法(SGA),通过大量实验证明,TPGA同SGA相比,不但提高了收敛速度,而且能够取得一致的最优解。