算法级能耗分析方法研究

功耗现已成为嵌入式系统设计中一个重要的约束条件,而设计早期在高层所作的功耗评估与优化对整个系统能耗的影响最为显著。论文通过对指令级功耗模型进行研究得到一个算法级的功耗模型,并提出了基于此模型的静态算法能耗效率分析方法,它可以帮助设计者选择能耗较低的算法,对软/硬件系统设计中的功耗优化也有一定的作用。文中最后在功耗评估平台对算法实例进行模拟测试,试验结果验证了此分析方法的有效性。     

改进的指令总线功耗优化策略

针对编译器系统设计和编译中的低功耗优化,基于可重定向编译器,实现在编译器后端对VLIW指令总线进行功耗优化的策略.通过对编译生成的二进制目标码进行横向再调度来减少指令总线上的高低电位切换次数,达到降低系统功耗的目的.对编译后端的软件流水和超块调度两种性能优化策略进行对比实验,表明其优化效果在30%以上,并且代码的指令级并行性(Instruction Level Parallelism,ILP)与优化效果存在明显的相关性.最后,通过ILP对该策略提出改进,以指令级并行信息指导功耗优化,在功耗优化效果损失不大的前提下,可节省多达20%的算法开销.     

LS-RISC指令级功耗模型的开发

针对笔者自主研制的LS-RISC微处理器,讨论了其指令级功耗模型的开发.为了降低指令间效应对功耗分析带来的复杂度,按照指令执行时经过的功能部件,对指令进行重新分类,使得分析的复杂度由O(n2)减小到了O(n).功耗模型的成功开发,为低功耗编译和软件功耗优化奠定了基础.     

LS—RISC指令级功耗模型的开发

针对笔者自主研制的LS-RISC微处理器,讨论了其指令级功耗模型的开发。为了降低指令间效应对功耗分析带来的复杂度,按照指令执行时经过的功能部件,对指令进行重新分类,使得分析的复杂度由O(n2)减小到了O(n)。功耗模型的成功开发,为低功耗编译和软件功耗优化奠定了基础。     

指令级密码处理器软件功耗建模与仿真

为了分析密码处理器软件的功耗,提高软件的抗能量攻击能力,提出了基于指令的处理器功耗建模仿真方法;详细阐述了模型建立、指令功耗求解算法以及指令功耗采集平台建立方法;在此基础上对一款密码专用处理器的AES加密算法软件功耗进行了仿真,对仿真结果和实际测量结果进行了比较分析,结果表明这种处理器功耗建模方法是有效的。     

VLSI行为层的多电压低功耗调度研究

分析了VLSI的功耗模型,综述了多电压低功耗优化调度技术,通过对已有优化调度技术的评估,表明利用多电压调度技术能够有效地降低电路功耗,同时指出行为层的多电压综合设计会带来的一些负面影响,如物理布局等问题,针对该问题提出了一种行为层综合方案--调度分区一法,最后提出了VLSI行为层综合设计研究的新方向.     

基于线程级的同时多线程处理器功耗评估

针对同时多线程处理器中每个线程的功耗评估问题,提出一种同时多线程基于线程级的功耗评估方法。该方法可使系统在运行过程中统计出各线程对各部件的详细功耗情况,方便地衡量在多线程运行时各线程所产生的功耗。为同时多线程处理器进行基于功耗已知的线程调度和取指策略研究提供了基础条件。实验结果表明,各线程的功耗之和与总功耗相等。     

功能部件的输入翻转敏感功耗模型

功耗评估是进行低功耗研究的基础.在高层评估中体系结构级的功耗评估策略主要有两种:基于活动和基于翻转的评估.文章采用了基于输入翻转敏感的方法为功能部件进行功耗建模,该模型考虑了功耗中的数据依赖性,能得到比较精确的功耗评估结果.     

面向总线翻转编码的低能耗指令调度方法

能耗是设计嵌入式系统不可忽视的一个重要方面.针对嵌入式设备主要能耗来源之一的总线能耗,提出了一种基于总线翻转编码的低功耗指令调度方法.该方法以程序执行频度的profile信息为指导,利用数据随机性增强算法调度指令,获得适应总线翻转编码的指令序列,既减少总线翻转次数,又获得较为平衡的总线使用率,最终达到节约能耗的目的.以MiBench测试用例集为基准进行的对比实验可以看出,该方法能够有效地减少总线翻转次数.相对于未编码优化的arm-linux-gcc的指令序列,平均优化率可达到26%左右.相对于VSI+BI方法,平均优化率也能达到10%以上.     

指令调度中的寄存器重命名技术

指令间的依赖关系是阻碍指令调度发挥作用，进而影响指令级并行的主要障碍。寄存器重命名是解决控制依赖和数据依赖的一种重要技术。研究并实现了一种指令调度中的寄存器重命名技术。它在164．gzip和186．crafty上分别取得了约5％和3％的加速比。     

可重用的指令集模拟器的设计与优化技术

指令集模拟器是进行体系结构设计与评估及软件逆向工程开发的有利工具。该文采用解释型模拟策略,阐述可重用的指令集模拟器的实现方法。在此基础上,提出一种基于虚拟指令集的模拟技术,使之能够应用于多款处理器,同时论述了几种提高模拟效率的优化 技术。     

基于反馈的JCVM指令预调度方案

卡内应用执行效率较低是制约Java Card发展的瓶颈。为此,研究Java Card虚拟机(JCVM)解释器的运行原理,针对其执行架构提出一种基于反馈的JCVM指令预调度方案。通过收集反馈应用的运行指令流统计信息,设计解释器加权控制流图(WCFG),利用基于WCFG的代码编排技术实现解释器的指令预调度。在目标体系架构中,将热点指令处理函数的布局按照反馈应用的统计信息进行重新编排。实验结果表明,该方案可使JCVM解释器的应用执行效率提高15.29%,并且不依赖额外系统资源,对基于解释器架构且资源受限的嵌入式设备性能优化具有指导意义。     

Variable Length Instruction Compression on Transport Triggered Architectures

The memories used for embedded microprocessor devices consume a large portion of the system’s power. The power dissipation of the instruction memory can be reduced by using code compression methods, which may require the use of variable length instruction formats in the processor. The power-efficient design of variable length instruction fetch and decode is challenging for static multiple-issue processors, which aim for low power consumption on embedded platforms. The memory-side power savings using compression are easily lost on inefficient fetch unit design. We propose an implementation for instruction template-based compression and two instruction fetch alternatives for variable length instruction encoding on transport triggered architecture, a static multiple-issue exposed data path architecture. With applications from the CHStone benchmark suite, the compression approach reaches an average compression ratio of 44% at best. We show that the variable length fetch designs reduce the number of memory accesses and often allow the use of a smaller memory component. The proposed compression scheme reduced the energy consumption of synthesized benchmark processors by 15% and area by 33% on average.     

FILESPPA: Fast Instruction Level Embedded System Power and Performance Analyzer

In the low power embedded systems design, it is important to analyze and optimize both the hardware and the software components of the system. The power consumption evaluation of the embedded systems is very slow procedure using the instruction-level power models into the simulator. Moreover, a huge number of simulations are needed to explore the power consumption in the instruction memory hierarchy to find the best cache parameters of each hierarchy’s level. In this paper we present a methodology which is aiming to estimate the system power consumption in short time, without simulation. The proposed methodology is based on the fast instruction analysis using instruction level power models, cache memory and memory power models. Based on the proposed methodology a software tool was developed named FILESPPA in order to automate the methodology’s steps for the MIPS processor architectures. The experimental results show the efficiency of the proposed methodology and tool in term of estimation accuracy, reducing the system power estimation time of the simulation technique.     

网络处理器高频指令对的组合设计与分析

网络处理嚣是专门为网络处理而设计的处理嚣，其指令集是软硬件的界面，指令集的设计对性能有较大的影响．本文提出了一种针对高频率指令对-HFIP的组合优化方法，该方法充分利用了网络处理器基准程序里指令执行过程中的动态相关性，开发了simpIescalar模拟嚣的指令格式里未使用的空住作为新指令的扩展域．采用量化的方法对实验结果进行分析．模拟结果显示该方法合理有效，在提高网络处理器性能的同时有效降低指令cache的功耗．实现性能／功耗的权衡．     

采用动态译码缓存的高速指令集模拟器

指令集模拟器是计算机体系结构研究和SoC软硬件协同设计的重要工具，模拟器的性能和灵活性是影响设计和验证效率的重要因素。解释型指令集模拟器具有很好的灵活性，在操作系统等涉及到自修改代码的模拟中具有不可替代的作用。该文给出了一个高性能解释型指令集模拟器的设计，它具有很高的模拟精度和很好的灵活性；同时指令集模拟器采用了动态译码缓存等优化技术，使其具有很高的模拟性能。以ARM7指令集模拟器为实例，所提出的优化技术同样适用于其它现心RISC体系结构。     

基于保信系统签名技术的电力监控系统主站下发指令身份验证方法

为了提升身份验证精度,确保电力监控系统数据安全,提出了基于保信系统签名技术的电力监控系统主站下发指令身份验证方法。在电力监控系统主站下达指令给子站时,利用基于身份和MCRSA的多重数字签名方案,通过建立Setup算法、获取私钥、签名算法等步骤实现下发指令的数字签名,并将指令数字签名传输给子站,起到指令签名或盖章的作用,指令数字签名经子站解密后分别获取指令摘要和数字签名摘要,通过判断两份摘要的一致性,验证下达指令用户身份,并通过可验证性、不可抵赖性、无法伪造性实现方案安全性分析。实验结果表明：该方法可验证下发指令用户身份,可抵御攻击者的攻击行为,错误拒绝率、错误接受率均较低,身份验证性能突出。     

Threaded Prefetching: A New Instruction Memory Hierarchy for Real-Time Systems

Cache memories have been extensively used to bridge the speed gap between high speed processors and relatively slow main memory. However, they are not widely used in real-time systems due to their unpredictable performance. This paper proposes an instruction prefetching scheme called threaded prefetching as an alternative to instruction caching in real-time systems. In the proposed threaded prefetching, an instruction block pointer called a thread is assigned to each instruction memory block and is made to point to the next block on the worst case execution path that is determined by a compile-time analysis. Also, the thread is not updated throughout the entire program execution to guarantee predictability. This paper also compares the worst case performances of various previous instruction prefetching schemes with that of the proposed threaded prefetching. By analyzing several benchmark programs, we show that the worst case performance of the proposed scheme is significantly better than those of previous instruction prefetching schemes. The results also show that when the block size is large enough the worst case performance of the proposed threaded prefetching scheme is almost as good as that of an instruction cache with 100 % hit ratio.     

指令优化设计与指令缓存结构相互关系的研究

传统的指令优化方法通常不考虑调整指令高速缓存的硬件体系结构,只能得到局部优化结果.本文以实验的方法研究了指令优化设计和指令缓存配置之间的关系,通过实现程序指令优化并在不同指令缓存配置的平台上运行优化前后的程序,对比缓存缺失率,为进一步提高指令缓存性能提供了重要参考.实验结果表明指令缓存配置对指令优化的性能有极大的影响,在系统设计阶段同时考虑指令优化和指令缓存结构将能大幅度地改进指令缓存的性能.