高速A/D转换器测试采样技术研究

高速A/D转换器是电子器件中比较特殊而又关键的器件。关于高速A/D转换器的动态参数测试方法比较多,文章主要讨论相干采样与加窗采样在高速A/D转换器参数测试中的应用,两种方法各自的优缺点,以及应用中应该注意的问题。     

高速A/D,D/A转换器在电子战的应用

通过对电子战设备的概略描述，指出了电子战设备的发展与电子元器件的局长紧密相关。先进的元器件河以使电子设备的体积、重量大幅度下降。介绍了高速Ａ／Ｄ、Ｄ／Ａ转换器在电子战中的应用，指出了电子战对数据转换器发展的需求。     

高速A/D转换器的研究进展及发展趋势

介绍了高速高精度A/D转换器技术的发展情况、A/D转换器的关键指标和关键技术考虑;阐述了高速高精度A/D转换器的结构和工艺特点;讨论了高速高精度A/D转换器的发展趋势.     

高性能及新颖性A/D转换器技术综述

集成模数转换技术是模拟集成电路中一个重要的分支.随着近几十年集成电路制造技术的飞速发展,集成A/D转换器的性能也在不断地提升.文章在总结归纳近期技术文献的基础上,概述了A/D转换器在高精度和高速度两个主要发展方向上的关键技术;介绍了采用新颖结构形式的A/D转换器,以及与先进设计工具及设计流程相关的技术.文章旨在给从事高性能A/D转换器设计的工程技术人员提供一个实用的技术参考点.     

A/D与D/A转换器主流工艺技术现状和发展趋势

随着半导体技术的进步,对A/D、D/A转换器的性能提出了更高的要求,用于制作A/D、D/A转换器的工艺技术也在不断改进.文章介绍了目前用于制作A/D、D/A转换器的主流工艺技术;结合相关产品,对比分析了各种工艺的优缺点,并对A/D、D/A转换器工艺技术的发展趋势进行了展望.     

嵌入式微控制器片内A/D转换器的应用研究

介绍了微控制器片内A/D转换器的结构特点,深入分析了模拟输入信号源内阻对采样过程的影响、模拟输入信号源的大小与极性是否符合A/D转换器对输入信号的要求以及工作电源变化对转换精度的影响等方面问题,并提出解决方法.     

高速A/D转换器动态参数的计算机辅助测试

模拟／数字转换器是电子器件中比较特殊和关键的器件。随着器件时钟频率的不断提高，如何高效、准确地测试AID转换器的动态参数是当今高速A／D转换器测试研完的重点。文章以逻辑分析仪和Matlab软件为基础，运用相干采样技术，针对10位40MSPSA／D转换器动态参数的测试和基波图形恢复算法进行了深入研究。给出了研究结果，指出了测试中有待完善的地方。     

基于JTAG标准的电流模A/D转换器可测试性设计

边界扫描技术是一种重要的可测试性设计（DFT）技术，该技术不仅可以测试芯片或PCB之间的管脚连接是否存在故障，还可以测试芯片的逻辑功能。JTAG标准是该技术的相关协议。以JTAG标准为基础，结合一款新型电流模A／D转换器的测试需求，提出了一种基于JTAG标准的扫描测试结构，完成对电流模A／D转换器的参数测试。     

逐次逼近A/D转换器综述

从逐次逼近A／D转换器（SA-A／D）的工作原理出发，分别对其核心模块D／A转换器和比较器进行了讨论。SA-A／D转换器中的D／A转换器可分为电压定标、电流定标和电荷定标三种，重点分析了三种目前应用较多的并行电容、分段电容和RC混合结构。SA-A／D转换器中的比较器可分为运放结构比较器和锁存（latch）比较器，实际常常使用这两种结构级联的高速高精度比较器，并配合失调校准技术，达到较高精度。最后，简要总结了SA-A／D转换器的研究现状，阐述了其在精度、速度和功耗三个方面的发展状况。     

A/D、D/A转换器使用性能与分辨率

不同的结构适合于不同的信号处理应用A/D、D/A转换器砂发今数字信号处理系统中级其重要，尤其在多媒体PC，无线通讯系     

用于BAN的自校准SAR ADC设计

基于SMIC 0.18 μm CMOS混合信号工艺,设计了一种适用于体局域网(BAN)的自校准逐次逼近型模数转换器(SAR ADC)。基于BAN系统的特点,设计的SAR ADC采用阻容混合型主数模转换器(DAC)及电容型校准DAC等结构。采用误差自校准技术来校准SAR ADC的阻容混合型主DAC的高5位电容失配误差,有效降低了SAR ADC非线性误差。仿真结果表明,自校准SAR ADC获得了±0.3 LSB微分非线性、±1 LSB积分非线性、82.2 dB信噪比等性能特性。设计的SAR ADC具有良好的性能,适合于BAN系统。     

一种12位100 MS/s流水线ADC的设计

设计了一种12位100 MS/s流水线型模数转换器。采用3.5位/级的无采保前端和运放共享技术以降低功耗;采用首级多位数的结构以降低后级电路的输入参考噪声。采用一种改进型的双输入带电流开关的运放结构,以解决传统运放共享结构所引起的记忆效应和级间串扰问题。在TSMC 90 nm工艺下,采用Cadence Spectre进行仿真验证,当采样时钟频率为100 MS/s,输入信号频率为9.277 34 MHz时,信干噪比(SNDR)为71.58 dB,无杂散动态范围(SFDR)为86.32 dB,电路整体功耗为220.8 mW。     

一种实现数模混合电路中ADC测试的BIST结构

针对模／数转换器(ADC)数模混合电路的测试问题，提出了一种内建自测试(BIST)的测试结构，分析并给出了如何利用该结构计算ADC的静态参数和信噪比参数。利用该方法，既可以利用柱状图快速测试ADC的静态参数，又可利用FFT技术实现对ADC频域参数的分析，使得测试电路简单、紧凑和有效。     

一种堤坝渗漏探测系统的设计

针对可视化的堤坝渗漏点检测方法精度低、成本高的缺点,设计了一种堤坝渗漏探测系统。该系统采用ARM作为控制核心,由水听器完成水声信号采集,由ADS1256芯片对水声信号进行A/D转换,由LM393芯片完成入水检测,由MS5837芯片检测入水深度,经RS485总线完成数据高速传输,在上位机上使用LabView编写软件对数据进行处理和显示。实验结果表明,该系统在水面以下堤坝深度600 m范围内可以精确检测堤坝渗漏位置,而且图像显示实时性强,能够广泛满足堤坝渗漏探测的需求。     

A Sigma-Delta ADC design automation tool with embedded performance estimator

A system-level design automation tool for designing discrete time, switched-capacitor, Sigma-Delta analog-to-digital converters is presented. The presented work utilizes a performance estimator based on EKV models. The design automation tool takes advantage of high level analytical single-bit and multibit models of the building blocks. With the contribution of the performance estimator module, the tool provides an extensive design environment for designing Sigma-Delta analog-to-digital converters. Developed models and their effects are presented with examples. Design examples for 0.5 and technologies are provided for proving the flexibility of the design automation tool.     

基于谱聚类的傅里叶个性化联邦学习研究

为了缓解联邦学习中跨不同用户终端数据非独立同分布(non-IID)引起的负面影响,该文提出一种基于谱聚类的傅里叶个性化联邦学习算法。具体地,构建一个面向图像分类识别的云边端协同个性化联邦学习模型,提出在云端协同下通过谱聚类将用户终端划分为多个聚类域,以充分利用相似用户终端学到的知识提升模型性能。其次,设计边端协同的局部联邦学习方法,通过代理模型在用户终端对个性化局部模型执行恢复与再更新的操作,可有效恢复聚合过程中丢失的本地知识。进一步地,设计云边协同的傅里叶个性化联邦学习方法,即云服务器通过傅里叶变换将局部模型参数转换到频域空间上进行聚合,为每个边缘节点定制高质量的个性化局部模型,可使全局模型更适用于各个分布式用户终端。最后,实验结果表明,与现有相关算法相比,所提算法收敛速度更快,准确率提高了3%～13%。     

一种基于时-频域计算的ADC动态参数测试方法

针对传统加窗、相干采样等方法准确度不够高或条件苛刻难以实现的缺点,提出了采样后相干方法测试ADC的动态参数.该方法能很好地抑制频谱泄漏的影响;另外,对频域内计算信号功率易受栅栏效应影响的问题,提出了采用信号重构的方法恢复测试信号,然后在时域和频域分别计算信号功率和噪声功率的时-频域计算方法.给出的例子证明了这种方法优于传统方法,具有很高的准确度,而且易于实现.     

A low power and small area digital self-calibration technique for pipeline ADC

A digital self-calibration implementation with discontinuity-error and gain-error corrections for a pipeline analog-to-digital converter (ADC) is presented. In the proposed calibration method, the error owing to each reference unit capacitor of the multiplying D/A converter is measured separately using a calibration capacitor and an enhanced resolution back-end pipeline ADC acting as an error quantizer. The offset and finite open loop DC-gain of the operational amplifier and capacitor mismatches, the reference voltage mismatch can all be calibrated. The calibration can be achieved by that only used addition and subtraction. Hence, it needs low power and area consuming. A prototype ADC with the proposed calibration was fabricated on a 0.5 μm double-poly triple-metal CMOS process. The power consumption and area of the calibration circuit are only 10.1 mW and 1.05 mm², respectively. At a sampling rate of 30 MS/s, the calibration improves the DNL and INL from 2.59 LSB and 14.98 LSB to 0.72 LSB and 1.82 LSB, respectively. For a 1.25 MHz sinusoidal signal, the calibration improves the signal-to-noise-distortion ratio and spurious-free dynamic range from 43.1 dB and 52.1 dB to 75.51 dB and 83.61 dB, respectively. The 12.25 effective number of bits at 30 MS/s ADC consumes a total power of 136 mW.