基于边缘方向插值的视频缩放算法及电路设计

阐述了一种沿边缘方向进行图像插值的缩放算法,并提出了基于该算法的一种视频缩放器电路的设计方案。该算法首先对数字视频图像帧采用拉普拉斯算子进行边缘检测,根据视频图像的动态阈值判定边缘区域和方向,得到二值化的帧图像的边缘信息。最后在边缘区域内边缘方向进行相位映射后,进行平行四边形线性插值。该算法的实现电路采用VerilogHDL语言描述,并在基于FPGA的视频处理平台上进行了原型验证。验证结果表明,插值后的图像边界更加清晰,消除了大比例缩放时线性插值的锯齿现象。     

一种视频缩放插值算法的FPGA实现

针对视频后处理信号,提出了一种视频缩放插值算法的FPGA硬件实现方案。实现过程中,插值系数采用矩阵形式存放,根据不同的设置,调用特定的系数矩阵,实现不同的缩放比例,在保证插值效果的同时,可支持多种分辨率的显示器输出。最后通过FPGA验证,满足视频图像缩放的要求。     

无损高压缩率电路设计

为了节省传输系统数据带宽,满足实时压缩要求,通过对Deflate算法硬件实现,设计了一种无损高压缩率电路。通过4列双哈希并行匹配,采用静态哈夫曼编码技术,发挥硬件流水结构和并行计算优势,提升了压缩速度及压缩率。该硬件电路由系统硬件描述语言设计,使用现场可编程阵列进行测试并验证,最终应用于基带追踪数据进行流片,压缩模块面积为0.022 mm ²。测试数据表明:该压缩电路获得了56.68%的高平均压缩率,压缩速率提高至1039Mbit/s。该压缩模块速率及压缩率可满足基带数据追踪系统实时压缩要求。     

基于复合域的SM4算法FPGA设计与实现

推广和应用国密算法是加强我国信息安全的重要举措。提高密码算法的实现速度,降低其硬件实现成本,已成为实际应用中的迫切需求。该问题的解决方案之一是基于复合域的SM4算法FPGA硬件设计与实现。基于对S盒的复合域分解和电路优化,该方案降低了硬件逻辑门数;同时重构基于复合域的SM4算法硬件电路,并改进了轮常量和轮密钥的生成和存储方式,以降低硬件面积;设计了数据通信模式,以实现上位机和FPGA之间的通信,并通过数据加解密为应用提供安全支持。仿真测试和软硬件实现证实了基于复合域的SM4算法FPGA硬件实现的正确性,同时提高了算法的吞吐量。综合评测结果表明,该方案具有更小的实现面积。     

视觉阵列处理器超越函数加速单元设计

由于在计算机视觉算法中涉及大量超越函数的运算,为了加快算法在视觉阵列处理器上的运行速度,满足视觉应用的实时性需求,提出了一种调整截距分段线性逼近算法,并基于此设计了一种定点运算系统和对数运算系统混合的超越函数硬件流水线结构．新算法实现了正余弦函数的近似计算,并通过对数/指数计算转换、采用对数运算系统实现了反正切、开平方根、指数运算、对数运算等超越函数的计算．通过数百个随机数据的仿真验证,表明该结构可有效地降低计算误差,提高吞吐率．基于SMIC 0.13μm CMOS集成电路工艺对混合计算系统进行了综合,电路工作频率达200MHz．     

边缘自适应的四点分段抛物线图像缩放

为了解决数字视频图像缩放技术中的边缘模糊或细节退化等问题,实现图像的无级非线性缩放,提升插值算法的性能,提出一种边缘自适应的四点分段抛物线插值的图像缩放方法,通过对图像的边缘像素以及靠近边缘的邻近像素的自适应插值,避免或抑制边缘模糊、锯齿状边缘、对比度和亮度下降等现象.在硬件实现中,采用基于Farrow结构的VLSI电路结构,硬件复杂度大大降低.实验结果表明:此算法的性能接近于3次插值,而硬件复杂度明显低于后者.     

图像混合插值缩放IP核的VLSI设计

为解决不同的输入视频源在固定分辨率的平板显示器件上无损显示问题,提出一种基于双线性和双三次混合插值的图像缩放算法及其硬件实现方法．基于混合插值算法,完成图像缩放IP核的VLSI设计．该IP核支持多种格式的输入源,无需外部存储器实现高精度的缩放功能,并作为嵌入式IP核在数字视频处理芯片DTV100B中进行功能验证正确．混合插值方法在保持图像细节和清晰度方面优于双线性插值,而在内部存储资源开支上不到双三次插值的1/2．     

一种高速图像采集装置的设计

设计了一种基于NIOS II 软核处理器为系统控制核心, 以高速线阵CCD 为图像采集器件、以SDRAM 存储器为图像缓冲存储器的高速图像采集系统。采用数字技术实现了图像信号处理与数据采集、CCD 降噪的算法 以及对图像缓冲存储器的控制。采用EDA 仿真及综合工具, 对所设计的电路进行了仿真、编程和硬件调试。设计 实现了一种高速图像采集装置, 并且简化了系统的硬件结构, 提高了装置的实时性。     

一种高速FIR数字滤波器的VLSI设计与实现

讨论了一种快速的FIR数字滤波器在VLSI中实现的设计方法.采用基于快速滤波算法(FFAs)的并行滤波器结构,提高了滤波器的工作速度;并结合算法强度缩减技术,降低了硬件面积占用和功率消耗.实验结果表明,采用这种方法可以灵活处理综合的硬件面积占用和速度的约束关系,使设计达到最优.该方法适用于高速和硬件面积要求下的数字滤波模块的VLSI实现.     

一种高速FIR数字滤波器的VLSI设计与实现

讨论了一种快速的FIR数字滤波器在VLSI中实现的设计方法.采用基于快速滤波算法(FFAs)的并行滤波器结构,提高了滤波器的工作速度;并结合算法强度缩减技术,降低了硬件面积占用和功率消耗.实验结果表明,采用这种方法可以灵活处理综合的硬件面积占用和速度的约束关系,使设计达到最优.该方法适用于高速和硬件面积要求下的数字滤波模块的VLSI实现.     

基于FPGA的新边缘指导插值算法硬件实现

针对图像超分辨率算法中新边缘指导插值算法（NEDI）计算复杂度较高、软件计算时间较长的问题,提出基于Cholesky分解的可扩展NEDI算法硬件设计方案.采用Cholesky分解方法简化NEDI算法中复杂的矩阵求逆运算,采用Goldschmidt算法设计低延时定点数除法器加速矩阵求逆运算,使用多周期计算方法隐藏数据相关性带来的数据等待时间并减少硬件资源使用.为了减少硬件资源的消耗,根据NEDI算法在不同大小窗口下核心计算部分的不变性,使用固定资源设计可扩展算法核心电路,采用可变资源设计扩展电路,在FPGA上实现该电路设计.实验结果表明,可扩展NEDI算法硬件的关键路径延时为7.007 ns,工作频率大于100 MHz.与使用PC端软件计算的结果相比,可扩展NEDI算法硬件电路计算结果的误差为0.1%,计算速度是使用PC端软件计算的51倍.     

一种新型低存储二维离散小波变换架构

由于现有二维离散小波变换硬件结构通常存在输入图像存储空间较大和硬件资源消耗较高的问题,制约了系统的硬件效率提升．为此,调整了输入数据的时序,设计了一种基于提升算法的新型二维离散小波变换架构．采用了横向并行、数据错位的三输入扫描方法,降低了处理模块的硬件资源消耗,同时消除了片外存储的需求．对于一幅长宽为N×N的输入图像,系统的总存储需求缩减为9N字节．经过硬件分析,对比其他现有结构,本架构的硬件效率提升了8％以上．     

High performance multiply-accumulator for the convolutional neural networks accelerator

The multiply-accumulator (MAC) in existing convolutional neural network(CNN) accelerators generally have some problems, such as a large area, a high power consumption and a long critical path. Aiming at these problems, this paper presents a high-performance MAC based on transmission gates for CNN accelerators. This paper proposes a new data accumulation and compression structure suitable for the MAC, which reduces the hardware overhead. Moreover, we propose a new parallel adder architecture. Compared with the Brent Kung adder, the proposed adder reduces the number of gate delay stages and improves the calculation speed without causing an increase in hardware resources. In addition, we use the advantages of the transmission gate to optimize each unit circuit of the MAC. The 16-by-8 fixed-point high performance MAC based on the methods presented in this paper has a critical path delay of 1.173ns, a layout area of 9049.41μm2, and an average power consumption of 4.153mW at 800MHz under the SMIC 130nm tt corner. Compared with the traditional MAC, the speed is increased by 37.42%, the area is reduced by 47.84%, and the power consumption is reduced by56.77% under the same conditions.     

小型电动机转矩转速动态测试系统的研制

介绍了相位式转矩转速传感器工作原理,论述了采用相位式转矩转速传感器进行转矩转速动态测试的原理及方法,讨论了基于工控PC机的测试系统方案、硬件电路及软件设计思想。在模拟不同负载的情况下,运用该测试系统对小型电机的转矩转速进行了测试,并将测试数据与测功法测试数据进行对比,实验结果表明,该测试系统设计合理,性能可靠。     

一种高度并行的卷积神经网络加速器设计方法

为实现卷积神经网络数据的高度并行传输与计算,生成高效的硬件加速器设计方案,提出了一种基于数据对齐并行处理、多卷积核并行计算的硬件架构设计和探索方法. 该方法首先根据输入图像尺寸对数据进行对齐预处理,实现数据层面的高度并行传输与计算,以提高加速器的数据传输和计算速度,并适应多种尺寸的输入图像;采用多卷积核并行计算方法,使不同的卷积核可同时对输入图片进行卷积,以实现卷积核层面的并行计算;基于该方法建立硬件资源与性能的数学模型,通过数值求解,获得性能与资源协同优化的高效卷积神经网络硬件架构方案. 实验结果表明: 所提出的方法,在Xilinx Zynq XC7Z045上实现的基于16位定点数的SSD网络(single shot multibox detector network)模型在175 MHz的时钟频率下,吞吐量可以达到44.59帧/s,整板功耗为9.72 W,能效为31.54 GOP/(s·W);与实现同一网络的中央处理器(CPU)和图形处理器(GPU)相比,功耗分别降低85.1%与93.9%;与现有的其他卷积神经网络硬件加速器设计相比,能效提升20%~60%,更适用于低功耗嵌入式应用场合.     

以{2n-1,2n,2n+1}为基的余数系统2n高性能缩放

数值缩放(scaling)的高效VLSI实现是基于余数系统(RNS)的DSP系统的关键问题之一。该文提出了有符号余数系统数值缩放通用算法,并结合基为{2n-1,2n,2n+1}的余数系统特性提出了其优化的2nn缩放算法和VLSI实现结构,明确给出了在进行有符号RNS整数缩放时负数情况下所引入的修正常量计算方法。分析表明该方法较级联n个1bit缩放模块实现余数系统22n缩放具有更好的速度、面积和功耗特性,从而易于实现基于RNS的DSP系统。     

级联高增益直接序列扩谱系统的FPGA设计

针对直接序列扩谱系统随着扩谱码长增加，对硬件资源和系统运算速度的要求呈指数增长的问题，提出了基于FPGA的级联方案实现高处理增益直扩系统。该方案利用两个或多个短伪码序列代替传统的单个长伪码序列进行直扩系统的调制和解调，相对于传统直扩方案可以大大节省硬件资源和缩短延迟时间。分析和仿真结果表明，只需进行合理的分级，该级联方案性能接近于相同增益的传统单级直扩系统但可以大幅度节省系统开销。最后利用两级级联方案实现码长为1024的直接序列扩谱系统，并进行了FPGA验证。     

一种结合高分辨率TDC的快速全数字锁相环设计

针对时间数字转换器(Time-to-Digital Converter,TDC)的分辨率较低,全数字锁相环(All Digital Phase-Locked Loop,ADPLL)锁定参考信号的时间较长等问题,提出一种在高精度TDC基础上快速实现锁定的全数字锁相环.提出的时间数字转换器运用抽头延迟线法和双通道差分延迟线法提高量化精度,采用对称式层次型结构实现对负时间间隔的量化,设计的相调电路将量化的脉冲信号还原为时间长度信号,通过状态机对反馈信号的相位提前或延迟,实现对参考信号的快速锁定,在环路锁定后使用下降沿检测电路适时关闭鉴频鉴相器和时间数字转换器,降低整体电路的功耗.在Xilinx KC705开发平台上进行仿真与验证,并在Xpower软件上与传统的基于游标尺链型的全数字锁相环进行功耗对比分析.结果表明,此全数字锁相环的量化误差控制在0.2 ns之内,反馈信号可在3个参考信号时钟周期内快速锁定参考信号,整体电路功耗相比传统的基于游标尺链型的全数字锁相环降低约18.1%.本文提出的全数字锁相环具有实时性强、锁定速度快、量化精度高、功耗低等优势,更适用于高速、低功耗的现代数字通信系统.