基于SoC的IP产业

片上系统(SoC)是当今微电子技术的发展方向,而具有自主知识产权(IP)的集成电路(简称IP)设计重用技术成为提高SoC设计效率、缩短设计周期的关键因素.文中从IP的标准化、质量保证及应用服务3个方面介绍IP设计商如何抓住这一商机,使我国IP产业得以迅速发展,从而拉动了我国IC设计业,最后提出了可供IP供应商借鉴的一些成功经验.     

中国IP/SoC产业发展策略研究

技术研究和市场趋势均表明以IP复用为基础的SoC设计越来越成为IC设计的主流方法,当前我国IP/SoC市场方兴未艾,亟待政策引导和支持.在本文中,分析了影响我国IP/SoC产业发展的种种因素,提出了推进产业健康、持续发展的思路和具体举措,展望了我国IP/SoC产业的未来.     

SoC技术现状及其挑战

当前,在微电子及其应用领域正在发生一场前所未有的变革,这场变革是由片上系统（SoC）技术研究应用和发展引起的。从技术层面看,SoC技术是超大规模集成电路发展的必然趋势和主流,它以超深亚微米VDSM（Very Deep Submicron）工艺和知识产权IP核复用技术为支撑。     

SoC中的IP核同步设计方法

基于对IP核复用的集成效率考虑,针对片上系统的设计特点构造了一种新型的IP核模型.该模型包括用于描述IP核的延迟信息的时序接口模块、多时钟域适应的再同步接口模块和IP功能描述模块.然后给出了该模型在片上系统中的集成方法.实际电路综合结果表明,和现有IP核集成相比,应用该模型进行片上系统集成,设计效率可以提高近30%,性能提高约15%.     

SoC片上总线综述

随着以IP核复用为基础的SoC设计技术的发展,工业界及研究组织积极从事相关IP互联标准方案的制定工作,从目前的研究和发展看,影响力较大的有IBM公司的CoreConnect、ARM公司的AMBA和SilicoreCorp公司的Wishbone。基于现有IP互联接口标准技术的发展现状,本文对这三种SoC总线技术进行了详细介绍。     

深亚微米SoC芯片设计及其供应链的管理

本文重要介绍了深亚微米SoC芯片设计过程中要考虑的因素。和供应链整合管理的重要性。简要列出了IP核的分类和选择IP的要点，以及Library和Foundry的工艺的确定对SoC芯片设计的影响。     

SoC新技术--可编程逻辑IP核

随着半导体技术的飞速发展,单个硅片上的集成度越来越高,SoC(System-On-a-Chip）已成为IC(Integrated Circuit）设计技术的主流。由于市场竞争的日益激烈,TTM(Time to Market）已成为一个非常重要的因素,直接影响到产品的市场份额和开发商的利润。如何更快、更有效的完成SoC设计逐渐成为人们关注的焦点。可编程逻辑IP核技术的出现有效的缩短了SoC的设计周期并使得芯片设计更具灵活性。本文将对这种技术进行详细的介绍。     

片上系统（SoC）及硅知识产权（IP）

硅集成电路自1958年美国德克萨斯仪器公司(TI)发明至今的40多年来，为满足电子整机系统及其终端产品日新月异的发展需求，在技术及其产品市场需求的驱动下，已经历了孕育期、开发期、发展期和成熟期。表1显示了在整个集成电路(IC)发展历程中，其一直遵从摩尔定律，追求着集成度的提高和成本降低的变化规律(即集成度以每3年增加4倍的速度在发展，同时，当集成度提高2个数量级，单位器件成本就下降一个数量级)。     

一种适合于SoC集成的UART核的设计实现

文章主要介绍一个通用异步接收器／发送器（UART）核的设计。按串行通信协议进行设计，具有模块化、兼容性和可配置性，适合于SoC（System—on—a—Chip）应用。仿真结果表明该核满足收发要求，功能正确；在RTL级充分考虑了资源共享，实现了对电路的优化。该IP核已用于一款16位定点DSP芯片的设计中。     

嵌入式SoC中PWM IP核的设计实现

利用PWM可以简单方便地扩展语音功能.系统阐述了一种用于嵌入式SoC中的PWM IP核的功能和结构,采用Verilog硬件描述语言实现各子模块的设计,利用VCS工具进行仿真和验证,并详细介绍了录音回放模式的FPGA板级测试过程.该PWM IP核主要用于产生高质量的声音和音调,已经成功应用于一款嵌入式微处理器芯片中,并通过实际的流片和测试.     

应用于SoC的低功耗MPEG-1／2音频解码IP

文章设计了一个低功耗、可复用、MPEG-1／2 LayI／Ⅱ／Ⅲ音频解码IP核。该IP核主要应用于包含一个CPU的嵌入式多媒体处理系统。该IP核包含了一个Software-Core和一个Hardware-Core,在两者的配合下,可以在非常低的时钟频率下高精度解码MPEG-1／2 LayI／Ⅱ／Ⅲ音频码流。在实时解码128kbps／44．1kHz MPEG-1／2LayerⅡ码流时,Hardware-Core工作在5．6448MHz,Software-Core工作在8MHz。文章最后给出另一个该IP在典型SoC系统中的应用。Hardware-Core在CMOS0.18μm工艺下,芯片面积为1520μm×1280μm。     

用于SoC集成的IP核质量评测方法研究

采用IP核进行SoC设计是集成电路的发展趋势。然而,IP核的质量参差不齐,如何选用高质量IP核成为困扰SoC用户的难题。针对IP核可重用的特点及其在SoC集成应用中的难点,提出了一种主客观相结合的IP核质量评测方法。重点描述了主观质量评测方法的实现和客观质量评测方法的策略,实现了主观质量评测平台,并完成一款数模转换IP核的质量评测。     

基于IP核复用技术的SoC设计

概述了国内外IP产业的发展情况,论述了我国发展IP核复用技术SoC设计的可能性和必要性,指出我国急需发展的关键芯片及IP核种类.     

Galileo/GPS双模相关器IP核设计

导航定位接收机中的相关器设计是导航定位接收机设计的一个关键技术,而相关器的设计将发展为基于SoC应用的IP核的设计。阐述了导航定位相关器的工作原理和结构,对构成相关器的各个模块进行了分析,并对Galileo/GPS的导航信号进行分析。在此基础上,采用基于SoC应用的IP核设计方法对Galileo/GPS双模相关器IP核进行设计,并进行了仿真验证和分析,可方便地应用于导航定位接收基带SoC的设计中。     

基于SoC平台的H.264解码器IP核设计

介绍了SoC的发展概况和趋势,提出了一种基于SoC平台的H．264解码器优化设计架构。在设计中采取了灵活的帧场自适应解码策略,对于总线时序需求较高的模块采用了流水线设计,对总线进行了时分复用;在可变长解码部分．对各个功能模块进行了控制分离,这些优化除了可有效地减小时钟频率需求外,还可在一定程度上兼容其它的视额压缩标准．如MPEG-2。最后实现了这个设计,并给出了实验结果。     

Nios SoC系统中的BCH编解码IP核的设计

在编码理论中,BCH码是一种得到深入研究的循环纠错码。SoC(片上系统)设计是电子设计的发展方向。BCH码的SoC实现方法和传统的多片实现方法相比,在工程上具有便捷、小型化及高速等特点。文中分析了使用SoC设计方法完成BCH编解码的设计思路;给出了BCH编码、Berleka-mp译码以及CPU接口的实现细节;同时给出了重要模块的仿真结果。