CMOS存储器瞬时辐照效应规律实验研究

对超深亚微米存储器(32 k SRAM)激光辐照下的剂量率效应进行了初步研究,实验测量了SRAM激光辐照下的效应规律,比较了零时SRAM的状态(读状态和片选无效状态)对效应规律的影响,得到了一些初步的效应规律.     

一种全nMOS SOI晶体管4管静态存储器单元

提出了一种新颖的无负载4管全部由nMOS管组成的随机静态存储器(SRAM)单元.该SRAM单元基于32nm绝缘体上硅(SOI)工艺结点,它包含有两个存取管和两个下拉管. 存取管的沟道长度小于下拉管的沟道长度. 由于小尺寸MOS管的短沟道效应,在关闭状态时存取管具有远大于下拉管的漏电流,从而使SRAM单元在保持状态下可以维持逻辑“1" . 存储节点的电压还被反馈到存取管的背栅上,使SRAM单元具有稳定的“读”操作. 背栅反馈同时增强了SRAM单元的静态噪声容限(SNM). 该单元比传统的6管SRAM单元和4管SRAM单元具有更小的面积. 对SRAM单元的读写速度和功耗做了仿真和讨论. 该SRAM单元可以工作在0.5V电源电压下.     

一种全nMoS SOI晶体管4管静态存储器单元

提出了一种新颖的无负载4管全部由nMOS管组成的随机静态存储器(SRAM)单元.该SRAM单元基于32nm绝缘体上硅(SOI)工艺结点,它包含有两个存取管和两个下拉管.存取管的沟道长度小于下拉管的沟道长度.由于小尺寸MOS管的短沟道效应,在关闭状态时存取管具有远大于下拉管的漏电流,从而使SRAM单元在保持状态下可以维持逻辑"1".存储节点的电压还被反馈到存取管的背栅上,使SRAM单元具有稳定的"读"操作.背栅反馈同时增强了SRAM单元的静态噪声容限(SNM).该单元比传统的6管SRAM单元和4管SRAM单元具有更小的面积.对SRAM单元的读写速度和功耗做了仿真和讨论.该SRAM单元可以工作在0.5V电源电压下.     

90nm CMOS工艺SRAM的优化及应用

提出了一种优化的SRAM,它的功耗较低而且能够自我修复.为了提高每个晶圆上的SRAM成品率,给SRAM增加冗余逻辑和E-FUSE box从而构成SR SRAM.为了降低功耗,将电源开启/关闭状态及隔离逻辑引入SR SRAM从而构成LPSR SRAM.将优化的LPSR SRAM64K×32应用到SoC中,并对LPSR SRAM64K×32的测试方法进行了讨论.该SoC经90nm CMOS工艺成功流片,芯片面积为5.6mm×5.6mm,功耗为1997mW.测试结果表明:LPSR SRAM64K×32功耗降低了17.301%,每个晶圆上的LPSRSRAM64K×32成晶率提高了13.255%.     

90nm CMOS工艺SRAM的优化及应用

提出了一种优化的SRAM,它的功耗较低而且能够自我修复.为了提高每个晶圆上的SRAM成品率,给SRAM增加冗余逻辑和E-FUSE box从而构成SR SRAM.为了降低功耗,将电源开启/关闭状态及隔离逻辑引入SR SRAM从而构成LPSR SRAM.将优化的LPSR SRAM64K×32应用到SoC中,并对LPSR SRAM64K×32的测试方法进行了讨论.该SoC经90nm CMOS工艺成功流片,芯片面积为5.6mm×5.6mm,功耗为1997mW.测试结果表明:LPSR SRAM64K×32功耗降低了17.301%,每个晶圆上的LPSRSRAM64K×32成晶率提高了13.255%.     

不同偏置条件下CMOS SRAM的总剂量辐射效应

对1Mb静态随机存取存储器(SRAM)进行了不同偏置条件下的总剂量辐照效应研究.结果表明,试验选取的CMOS SRAM器件为总剂量辐射敏感器件,辐照偏置条件对器件的电参数退化和功能失效有较大影响.在三种偏置条件中,静态加电为最劣偏置,其次是工作状态,浮空状态时器件的辐射损伤最小.在工作状态和静态加电两种偏置条件下,静态功耗电流的退化与器件功能失效密切相关,可作为器件功能失效的预警量.     

PDSOI CMOS SRAM单元临界电荷的确定

PDSOI CMOS SRAM单元的临界电荷(Critical Charge)是判断SRAM单元发生单粒子翻转效应的依据.利用针对1.2μm抗辐照工艺提取的PDSOI MOSFET模型参数,通过HSPICE对SRAM 6T存储单元的临界电荷进行了模拟,指出了电源电压及SOI MOEFET寄生三极管静态增益β对存储单元临界电荷的影响,并提出了在对PDSOI CMOS SRAM进行单粒子辐照实验中,电源电压的最恶劣偏置状态应为电路的最高工作电压.     

静态随机存储器低泄漏设计技术

随着CMOS工艺发展,高性能SoC的泄漏功耗占整体能耗的比例越来越大,内嵌存储器的泄漏是整体泄漏的主要来源,有两方面原因:(1)芯片内嵌的静态随机存储器SRAM容量越来越大;(2)每次访存操作时SRAM仅小部分阵列工作,大部分存储阵列处于非工作状态.总结SRAM低泄漏的电路设计技术,并总结工艺发展对于低泄漏设计技术的挑...     

SRAM泄漏功耗分析和估算

SRAM的泄漏功耗是超大规模集成电路设计中需要满足的一个重要指标,对SRAM泄漏功耗的估算也是设计中需要解决的一个重要问题.通过分析SRAM的结构组成,建立各组成部分在不同工作状态下的泄漏功耗模型,利用建立模型进行功耗估算.仿真结果表明,建立的模型能够对不同尺寸的SRAM的泄漏功耗进行快速的估算,而且误差可以接受.     

65nm SRAM传统静态指标的测试方案及研究

65 nm及其以下工艺,工艺波动对SRAM性能影响越来越大.SRAM读写噪声容限能够反映SRAM性能的好坏,对于预测SRAM良率有着重要的作用.采用一种新型测试结构测量SRAM读写噪声容限(即SRAM传统静态指标),该测试结构能够测量65 nm SRAM在保持、读、写三种操作下的指标:Hold SNM,RSNM,N-c...     

基于DICE结构的抗辐射SRAM设计

空间应用的SRAM必须具备抗辐射加固能力.介绍了SRAM工作原理与双互锁存储单元(DICE)技术,给出了基于DICE结构的SRAM存储单元的电路设计、版图设计及其功能仿真.在SMIC 0.13μm工艺下,应用HSPICE进行单粒子效应模拟,与传统6T CMOS SRAM相比,基于DICE结构的SRAM在相同工艺条件下抗辐照能力有显著的提高.     

高密度不易失静态随机存取存储器

意法半导体有限公司(SGS-THOMSON Microelectronics)通过引入两个高密度器件(M4822M1Y和M482512A/Y),扩展了它的不易失静态随机存取存储器(SRAM)ZEROPOWER系列。这两个器件含有极低功率的COMS SRAM、电源故障控制电路和锂电池,并且采用单个600密耳塑料DIP包装,符合标准JEDEC SRAM管脚规定。 功率降落控制电路随时监视Vcc线,当电压超出了Vcc电压范围时,该控制电路将SRAM置于写保护状态,以防止杂散写周期。当Vcc电压降至低于内部的电池电     

源端射频干扰下SRAM的抗扰性分析

目前已有一些在ESD和电磁干扰下存储器行为的表征研究,但对静态随机存取存储器(SRAM)的连续波抗扰度的频率响应特性的研究很少.文章研究了 SRAM在射频电磁干扰下的失效行为与机理.对SRAM芯片进行射频干扰测试发现,SRAM失效行为与其工作模式相关.使用Hspice进行晶体管级仿真.结果表明,SRAM处于数据保持时,...     

日立成功开发SRAM电路驱动电压“全球最低”

日立制作所日前宣布 ,成功开发出驱动电压全球最低、仅为 0 .4V的 SRAM电路技术 ,该技术可作为便携式信息终端等产品使用的 SOC(系统芯片 )缓存。此前 ,日立已经开发了以 0 .65V的电源电压驱动的 SRAM。为了进一步降低电压 ,此次又新开发了两项技术 :(1 )通过对 SRAM电路中的数据存储区域施加较访问电路仅高出 0 .1 V的电压 ,发现了能够改善SRAM存储单元动作余量的极限。由于该部分的耗电量只占整个 SRAM电路的 1 %左右 ,因此耗电量的增加很少 ,同时还可以减少 0 .1 V升压电路的体积。 (2 )通过提高存储单元结构的对称性 ,减少制…     

Cypress:SRAM将成为系统设计中关键的支持元件

"我不认为SRAM将来会像CPU那样成为电子系统的核心,但随着系统对SRAM的性能要求越来越高,SRAM的表现将会影响到整个系统功能的实现,因此可以说,SRAM将成为系统设计中更为关键的支持元件."赛普拉斯半导体公司(Cypress Semiconductor)存储器产品部高级应用经理Mathew Arcoleo说.因此,他认为未来的几年内SRAM市场将会持续稳定成长.     

片上SRAM物理不可克隆函数特性优化设计

业内常用静态随机存储器（SRAM）物理不可克隆函数（PUF）通过片上SRAM上电初始状态的固有物理特性生成系统安全密钥。但在系统不能充分掉电的情况下,片上集成SRAM上电后保持了上次掉电前的状态,无法生成固有的物理特性密钥。提出了一种在系统不能充分掉电情况下的电源控制电路,确保SRAM单元充分掉电,从而保证片上SRAM上电初始状态的物理特性。     

Memristive SRAM cell of seven transistors and one memristor

In this work, a novel memristive SRAM cell is designed using seven transistors and one memristor (7T1M). In this 7T1M SRAM cell, the non-volatile functionality is achieved by adding a single memristor and a transistor to the design of a volatile SRAM cell. The designing of the 7T1M SRAM cell also introduces VCTRL which allows bidirectional current flowing through the memristor, instead of relying on complementary input sources which would require more design components. In this article, memristive SRAM cells available from the literature are simulated using the same simulation environment for a fair comparison. Simulations show that the 7T1M SRAM cell has the least power consumption against other memristive SRAM cells in the literature. The 7T1M SRAM cell operates with an average switching speed of 176.21 ns and an average power consumption of 2.9665 μW. The 7T1M SRAM cell has an energy-delay-area product value of 1.61, which is the lowest among the memristive SRAM cells available in the literature.     

硅基OLED数字型像素驱动电路MOS管尺寸对数据写入的影响

以传统的6T SRAM(5T+1MOS驱动管)结构硅基OLED像素电路为例,分析了开关管尺寸对数据写入的影响.提出了一种新型数字型硅基OLED像素电路,用5T(4T+1MOS驱动管)实现与6T SRAM(5T+1MOS驱动管)结构相同的功能.另外新型的像素电路与传统的SRAM结构相比,其数据写入不受开关管尺寸的影响,可...     

基于March C-算法的SRAM芯片的SEU失效测试系统

本文为实现SRAM芯片的单粒子翻转故障检测,基于LabVIEW和FPGA设计了一套存储器测试系统：故障监测端基于LabVIEW开发了可视化的测试平台,执行数据的采集、存储及结果分析任务;板卡测试端通过FPGA向参考SRAM和待测SRAM注入基于March C-算法的测试向量,通过NI公司的HSDIO-6548板卡采集两个SRAM的数据,根据其比较结果判定SEU故障是否发生。该系统可以实时监测故障状态及测试进程,并且具有较好的可扩展性。     

一种用于SRAM快速仿真的模型

根据静态随机存储器(SRAM)电路及版图的设计特点,提出了一种新的可用于SRAM设计的快速仿真计算模型.该模型仿真快速准确,能克服Spice仿真软件对大容量SRAM版图后仿真速度较慢的缺点,在很大程度上缩短了设计周期.同时,它的仿真结果同Synopsys公司的Nanosim软件仿真结果相比偏差小于5%.该模型在龙芯Ⅱ号CPU的SRAM设计中得到了应用;芯片采用的是中芯国际0.18μm CMOS工艺.流片验证了该模型对于大容量的SRAM设计是准确而有效的.